張園園，吳 寧，周 磊，周 芳，葛 芬

(1. 南京航空航天大學(xué) 電子信息工程學(xué)院,江蘇 南京 211106；2. 揚(yáng)州大學(xué) 信息工程學(xué)院,江蘇 揚(yáng)州 225127)

0 引言

高精度同步時(shí)鐘裝置在電力系統(tǒng)故障錄波、靶場(chǎng)時(shí)統(tǒng)和地震監(jiān)測(cè)等諸多測(cè)量系統(tǒng)中得到了廣泛的應(yīng)用[1- 4]。該類(lèi)裝置通常使用全球定位系統(tǒng)(GPS)接收機(jī)作為同步時(shí)鐘參考源，當(dāng)GPS信號(hào)受到干擾而不穩(wěn)定時(shí)，使用高精度晶振進(jìn)行本地守時(shí)[5]。目前，對(duì)于同步時(shí)鐘裝置的研究主要集中在對(duì)GPS秒脈沖隨機(jī)誤差和晶振頻率漂移的抑制[6]。文獻(xiàn)[7]中利用時(shí)間差預(yù)設(shè)補(bǔ)償法產(chǎn)生精度為300 ns的同步時(shí)鐘信號(hào)。文獻(xiàn)[8]中使用均值法抑制GPS秒脈沖的隨機(jī)誤差，產(chǎn)生精度為100 ns、守時(shí)漂移為500 ns/h的同步時(shí)鐘信號(hào)。文獻(xiàn)[9-12]根據(jù)數(shù)字鎖相環(huán)原理，通過(guò)對(duì)GPS秒脈沖的跟蹤鎖定，在本地維持一個(gè)接近理想秒脈沖的同步信號(hào)，從而實(shí)現(xiàn)高精度同步時(shí)鐘信號(hào)的產(chǎn)生?，F(xiàn)有的同步時(shí)鐘裝置設(shè)計(jì)方案在精度上已達(dá)到較高的水平，但仍存在著一些不足，如通過(guò)較高的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)主頻提高同步時(shí)鐘精度，導(dǎo)致所設(shè)計(jì)的系統(tǒng)無(wú)法滿(mǎn)足時(shí)序約束，抗干擾能力低，難以實(shí)用[13]；采用FPGA+CPU的硬件設(shè)計(jì)架構(gòu)，增加了系統(tǒng)的硬件復(fù)雜度和設(shè)計(jì)成本，缺乏通用性。

近年來(lái)，隨著PULPino、Rocket等一批性能優(yōu)異的開(kāi)源處理器的出現(xiàn)以及ARM公司對(duì)Cortex-M0和Cortex-M3內(nèi)核的免授權(quán)處理，基于開(kāi)源處理器在FPGA中定制片上系統(tǒng)(SoC)已經(jīng)成為嵌入式系統(tǒng)一種新的設(shè)計(jì)模式[14]。這種設(shè)計(jì)可以融合FPGA和CPU各自的優(yōu)勢(shì)并有利于減小系統(tǒng)面積。同時(shí)，當(dāng)芯片需求較大時(shí)，可直接將現(xiàn)有設(shè)計(jì)投入供專(zhuān)門(mén)應(yīng)用的集成電路(ASIC)的生產(chǎn)，進(jìn)一步提高性能。

本文首先通過(guò)對(duì)同步時(shí)鐘裝置守時(shí)誤差的分析研究，針對(duì)裝置中的測(cè)量誤差，提出一種可進(jìn)一步提高守時(shí)精度的優(yōu)化設(shè)計(jì)方案。該方案使用內(nèi)插時(shí)鐘和多周期測(cè)量的方法降低GPS秒脈沖的周期測(cè)量誤差，對(duì)均值計(jì)算過(guò)程進(jìn)行余數(shù)補(bǔ)償，消除計(jì)算誤差，最終實(shí)現(xiàn)高精度同步時(shí)鐘的生成。同時(shí)，根據(jù)基于開(kāi)源處理器定制SoC的設(shè)計(jì)模式，將所設(shè)計(jì)的同步時(shí)鐘單元進(jìn)行知識(shí)產(chǎn)權(quán)(IP)化，設(shè)計(jì)并實(shí)現(xiàn)一個(gè)具有APB總線(xiàn)接口的同步時(shí)鐘IP核，其能夠靈活地掛載在各個(gè)處理器內(nèi)核上，使設(shè)計(jì)的同步時(shí)鐘單元可應(yīng)用于電力故障錄波、地震監(jiān)測(cè)等諸多系統(tǒng)，從而增加了同步時(shí)鐘單元的通用性，避免了重復(fù)開(kāi)發(fā)。

1 同步時(shí)鐘守時(shí)誤差分析

當(dāng)GPS接收機(jī)失步后，GPS秒脈沖的周期均值成為守時(shí)系統(tǒng)的唯一先驗(yàn)信息，其與標(biāo)準(zhǔn)秒脈沖的誤差將直接決定系統(tǒng)的守時(shí)精度。設(shè)GPS接收機(jī)失步前GPS秒脈沖周期均值和理想秒脈沖之間存在大小為δ的偏差，則守時(shí)1 h后守時(shí)脈沖的誤差為3 600δ。由秒脈沖周期均值的計(jì)算原理可知，當(dāng)硬件平臺(tái)選定后，偏差δ受GPS秒脈沖自身誤差Δgps、周期測(cè)量誤差Δcal、均值計(jì)算誤差Δavr和均值求取長(zhǎng)度L的聯(lián)合影響。

1.1 平臺(tái)選型分析

高精度同步時(shí)鐘裝置選用不同的平臺(tái)架構(gòu)將對(duì)裝置的精度、體積和通用性產(chǎn)生較大影響。目前，高精度同步時(shí)鐘裝置的實(shí)現(xiàn)平臺(tái)主要有CPU、FPGA+CPU、FPGA和FPGA+軟核4種?；贑PU的時(shí)鐘同步裝置由于CPU執(zhí)行指令的不確定性，增加了時(shí)間測(cè)量的誤差；基于FPGA開(kāi)發(fā)的同步時(shí)鐘裝置雖然精度較高但通用性差[15]；采用FPGA+CPU架構(gòu)設(shè)計(jì)的同步時(shí)鐘裝置，系統(tǒng)的硬件復(fù)雜度和設(shè)計(jì)成本都較高；FPGA+軟核架構(gòu)則充分融合了FPGA的高性能和CPU的通用性，能夠以較小的成本實(shí)現(xiàn)高精度時(shí)鐘同步，本文設(shè)計(jì)的同步時(shí)鐘裝置即采用該結(jié)構(gòu)。

1.2 GPS秒脈沖誤差分析

GPS接收機(jī)生成的秒脈沖信號(hào)與標(biāo)準(zhǔn)秒脈沖之間存在一定的隨機(jī)誤差Δgps，該誤差服從正態(tài)分布[15]，對(duì)于1個(gè)N點(diǎn)誤差樣本有：

(1)

其中，標(biāo)準(zhǔn)差σgps與所使用的GPS接收機(jī)有關(guān)[16]，通用型GPS接收機(jī)的σgps在40 ns左右，而部分授時(shí)型GPS接收機(jī)的σgps可低至20 ns左右，如NEO-6M型GPS接收機(jī)的σgps為30 ns，本系統(tǒng)采用的UM220-ⅢGPS接收機(jī)的σgps為20 ns。

GPS秒脈沖的隨機(jī)誤差將會(huì)影響系統(tǒng)對(duì)晶振頻率的估計(jì)，從而導(dǎo)致在守時(shí)階段同步時(shí)鐘產(chǎn)生較大的偏移。

1.3 測(cè)量誤差分析

同步時(shí)鐘裝置測(cè)量誤差主要由GPS秒脈沖周期測(cè)量誤差和秒脈沖周期均值計(jì)算誤差兩部分構(gòu)成。由于GPS接收機(jī)輸出的秒脈沖相對(duì)于FPGA時(shí)鐘為一個(gè)異步信號(hào)，如果直接使用FPGA時(shí)鐘對(duì)GPS秒脈沖信號(hào)進(jìn)行邊沿檢測(cè)，那么會(huì)產(chǎn)生一個(gè)服從U(0，T)分布的邊沿檢測(cè)誤差。根據(jù)均勻分布的和差公式可知，該測(cè)量方法引入的GPS秒脈沖周期測(cè)量誤差概率密度函數(shù)為：

(2)

其中，T為FPGA時(shí)鐘周期。根據(jù)GPS秒脈沖周期測(cè)量誤差的概率密度可計(jì)算GPS秒脈沖周期測(cè)量誤差的標(biāo)準(zhǔn)差σcal為：

(3)

GPS秒脈沖周期均值計(jì)算單元是同步時(shí)鐘裝置的重要組成部分，用于計(jì)算GPS秒脈沖信號(hào)周期的算術(shù)平均值，減少秒脈沖周期隨機(jī)誤差對(duì)守時(shí)精度的影響。已有設(shè)計(jì)通常對(duì)均值計(jì)算的余數(shù)進(jìn)行四舍五入，這在GPS秒脈沖周期均值中引入了服從在(-0.5/T，0.5/T)上均勻分布的測(cè)量誤差。該誤差的標(biāo)準(zhǔn)差σavr為：

(4)

在目前的同步時(shí)鐘裝置設(shè)計(jì)過(guò)程中，GPS秒脈沖周期測(cè)量誤差和秒脈沖周期均值計(jì)算誤差通常會(huì)被忽略，但當(dāng)守時(shí)精度不斷提高后，GPS秒脈沖周期測(cè)量誤差在守時(shí)誤差中所占比重逐漸升高，已成為制約同步時(shí)鐘裝置守時(shí)精度進(jìn)一步提高的一大阻礙。

1.4 守時(shí)誤差分析

根據(jù)統(tǒng)計(jì)學(xué)中的中心極限定理，從一個(gè)方差為σ2的樣本容器中以長(zhǎng)度L進(jìn)行均值求取，當(dāng)L足夠大時(shí)樣本的算數(shù)平均值近似滿(mǎn)足方差為σ2/L的正態(tài)分布，可得到δ的標(biāo)準(zhǔn)差σkeep如式(5)所示。

(5)

將1.1與1.2節(jié)中計(jì)算得到的各誤差結(jié)果代入式(5)，得到：

(6)

2 同步時(shí)鐘單元優(yōu)化設(shè)計(jì)與實(shí)現(xiàn)

2.1 守時(shí)精度優(yōu)化方案

根據(jù)對(duì)同步時(shí)鐘守時(shí)誤差的分析，從降低GPS秒脈沖周期測(cè)量誤差的角度，提出了一種優(yōu)化設(shè)計(jì)方案以提高同步時(shí)鐘裝置的守時(shí)精度。該方案使用長(zhǎng)時(shí)間均值求取抑制GPS秒脈沖隨機(jī)誤差Δgps，通過(guò)內(nèi)插時(shí)鐘來(lái)降低秒脈沖測(cè)量時(shí)的量化誤差Δcal，同時(shí)修正均值余數(shù)以消除計(jì)算誤差Δavr。

(7)

由于在周期測(cè)量過(guò)程中對(duì)秒脈沖的周期進(jìn)行了以8 s為單位的平均值計(jì)算，所以GPS秒脈沖隨機(jī)誤差的標(biāo)準(zhǔn)差變?yōu)椋?/p>

(8)

(9)

結(jié)合1.4節(jié)分析，將所提出的優(yōu)化方案與文獻(xiàn)[8]中的均值法進(jìn)行對(duì)比。文獻(xiàn)[8]中均值法的步驟如下：

a. 對(duì)GPS秒脈沖周期測(cè)量值進(jìn)行16個(gè)周期的均值計(jì)算；

b. 將步驟a計(jì)算得到的均值與最新一個(gè)GPS秒脈沖周期求平均；

c. 將步驟b得到的計(jì)算結(jié)果進(jìn)行L次平均，作為GPS失步后的系統(tǒng)秒脈沖周期。

(10)

GPS秒脈沖隨機(jī)誤差的標(biāo)準(zhǔn)差可表示為：

(11)

(12)

對(duì)本文所提出的優(yōu)化方案、傳統(tǒng)守時(shí)方案和文獻(xiàn)[6]中的均值法方案進(jìn)行守時(shí)性能對(duì)比，為便于直觀(guān)比較，各表達(dá)式中的GPS秒脈沖誤差的標(biāo)準(zhǔn)差設(shè)為20 ns,時(shí)鐘周期T設(shè)為10 ns,均值長(zhǎng)度L設(shè)為8 192 s，對(duì)比結(jié)果如表1所示。

表1 守時(shí)精度對(duì)比表Table 1 Comparison of time-keeping accuracy

由表1可知，本文設(shè)計(jì)的優(yōu)化方案可在較大程度上提高同步時(shí)鐘裝置的守時(shí)精度，在GPS失步后的1 h內(nèi)，理論上仍可維持300 ns的時(shí)鐘精度。

2.2 同步時(shí)鐘單元設(shè)計(jì)

根據(jù)本文提出的守時(shí)優(yōu)化方案，設(shè)計(jì)了一種高精度同步時(shí)鐘產(chǎn)生單元，其結(jié)構(gòu)如圖1所示。

圖1 高精度同步時(shí)鐘單元結(jié)構(gòu)Fig.1 Structure of synchronous clock unit with high precision

圖1所示的單元以恒溫晶振和GPS接收機(jī)作為參考時(shí)鐘，最終可輸出高精度秒脈沖信號(hào)和解碼GPS得到的時(shí)間信息。

2.2.1 GPS秒脈沖周期測(cè)量模塊

本文充分利用了FPGA中鎖相環(huán)的相位設(shè)定功能，采用時(shí)鐘內(nèi)插方法提高對(duì)GPS秒脈沖周期的測(cè)量精度。針對(duì)GPS秒脈沖進(jìn)行8倍時(shí)鐘內(nèi)插周期測(cè)量的原理如圖2所示。

圖2 周期測(cè)量示意圖Fig.2 Schematic diagram of cycle measurement

利用鎖相環(huán)產(chǎn)生4路相位差為45°、占空比為50%的時(shí)鐘信號(hào)，使用4路時(shí)鐘的上下邊沿分別對(duì)GPS秒脈沖信號(hào)進(jìn)行采樣，實(shí)現(xiàn)最大誤差為T(mén)/4的周期測(cè)量。本系統(tǒng)的時(shí)鐘周期T為10 ns，即秒脈沖周期測(cè)量引入的最大量化誤差為2.5 ns。

為了進(jìn)一步降低GPS秒脈沖周期測(cè)量量化誤差對(duì)精度的影響，同時(shí)抑制GPS秒脈沖信號(hào)本身的隨機(jī)誤差，在周期測(cè)量時(shí)以8個(gè)GPS秒脈沖為單位進(jìn)行多周期測(cè)量，則可將2.5 ns的量化誤差均分至8個(gè)周期，最大測(cè)量誤差降低至312.5 ps。使用該方法引入的量化誤差已遠(yuǎn)小于GPS秒脈沖本身存在的隨機(jī)誤差，能夠在較大程度上提高GPS秒脈沖周期的測(cè)量精度。

2.2.2 周期均值計(jì)算模塊

同步時(shí)鐘單元中以8 192 s為長(zhǎng)度對(duì)采集的GPS秒脈沖周期進(jìn)行算數(shù)平均值的計(jì)算。由于測(cè)得的秒脈沖周期以32位無(wú)符號(hào)數(shù)進(jìn)行保存，所以使用45位加法器進(jìn)行8 192次累加即可實(shí)現(xiàn)均值求取，其中累加結(jié)果高32位為均值整數(shù)部分，低13位為均值小數(shù)部分。該方法占用邏輯資源小且計(jì)算精度高。

2.2.3 同步時(shí)鐘信號(hào)生成

同步時(shí)鐘單元共有GPS秒脈沖、輔助秒脈沖和守時(shí)秒脈沖3個(gè)同步時(shí)鐘信號(hào)，系統(tǒng)根據(jù)GPS是否失步選取其中1個(gè)信號(hào)作為高精度同步時(shí)鐘信號(hào)進(jìn)行輸出。GPS接收機(jī)工作正常時(shí)直接將GPS秒脈沖信號(hào)作為同步時(shí)鐘進(jìn)行輸出；當(dāng)GPS接收機(jī)已失步但尚未被檢測(cè)到時(shí)，輔助秒脈沖信號(hào)將作為同步時(shí)鐘輸出；系統(tǒng)檢測(cè)到GPS失步時(shí)系統(tǒng)進(jìn)入守時(shí)狀態(tài)，輸出守時(shí)秒脈沖信號(hào)。守時(shí)秒脈沖生成模塊結(jié)構(gòu)如圖3所示。

圖3 守時(shí)秒脈沖模塊結(jié)構(gòu)Fig.3 Structure of time-keeping pulse module

守時(shí)秒脈沖生成模塊以均值計(jì)算模塊得到的前8 192個(gè)GPS秒脈沖的周期均值為基準(zhǔn)對(duì)鎖相環(huán)輸出的100 M時(shí)鐘進(jìn)行計(jì)數(shù)，從而產(chǎn)生守時(shí)秒脈沖信號(hào)。同時(shí)，對(duì)均值計(jì)算產(chǎn)生的余數(shù)進(jìn)行累加，利用累加進(jìn)位信號(hào)對(duì)閾值進(jìn)行補(bǔ)償，從而消除均值除法計(jì)算產(chǎn)生的誤差。

2.3 基于APB總線(xiàn)的通用同步時(shí)鐘IP核設(shè)計(jì)

同步時(shí)鐘裝置被廣泛應(yīng)用于電力錄波、靶場(chǎng)時(shí)統(tǒng)和地震監(jiān)測(cè)等系統(tǒng)，本文對(duì)同步時(shí)鐘生成功能進(jìn)行IP化，使用標(biāo)準(zhǔn)的片上總線(xiàn)作為IP核的交互配置通道，使得設(shè)計(jì)的高精度同步時(shí)鐘單元具有良好的可重用性，能夠滿(mǎn)足多種系統(tǒng)的時(shí)鐘同步需求。

基于高精度同步時(shí)鐘單元設(shè)計(jì)的具有APB總線(xiàn)接口的IP核可直接應(yīng)用于具有APB總線(xiàn)的SoC，并可通過(guò)橋接掛載在AHB和AXI等片上總線(xiàn)。所設(shè)計(jì)的高精度同步時(shí)鐘IP核整體結(jié)構(gòu)如圖4所示。

圖4 高精度同步時(shí)鐘IP核結(jié)構(gòu)圖Fig.4 Structure of synchronous clock IP core with high precision

同步時(shí)鐘IP核由高精度同步時(shí)鐘單元、系統(tǒng)時(shí)間生成單元、SoC中斷生成單元和總線(xiàn)接口單元組成。系統(tǒng)時(shí)間生成單元根據(jù)提取到的GPS時(shí)間信息和每秒脈沖數(shù)(PPS)信號(hào)維持穩(wěn)定的系統(tǒng)時(shí)間。高精度同步時(shí)鐘單元為系統(tǒng)提供脈寬可配置的高精度脈沖信號(hào)，當(dāng)GPS信號(hào)丟失時(shí)維持同步脈沖信號(hào)的精度。中斷生成單元可根據(jù)系統(tǒng)配置產(chǎn)生秒中斷、分中斷、時(shí)中斷和鬧鈴中斷。總線(xiàn)接口單元支持APB總線(xiàn)，系統(tǒng)可對(duì)掛載在總線(xiàn)上的同步時(shí)鐘IP進(jìn)行數(shù)據(jù)交互和參數(shù)配置。

3 驗(yàn)證平臺(tái)構(gòu)建與測(cè)試

3.1 同步時(shí)鐘IP核驗(yàn)證平臺(tái)構(gòu)建

基于ARM Cortex-M0內(nèi)核在FPGA上設(shè)計(jì)一個(gè)具有高精度同步時(shí)鐘生成功能的SoC。所構(gòu)建的SoC由Cortex-M0內(nèi)核、2 kB只讀存儲(chǔ)器(ROM)、8 kB 隨機(jī)存取存儲(chǔ)器(RAM)、通用異步收發(fā)傳輸器(UART) IP、高精度同步時(shí)鐘IP和總線(xiàn)控制器組成，其結(jié)構(gòu)如圖5所示。

圖5 SoC結(jié)構(gòu)圖Fig.5 Structure of SoC

FPGA選用Cyclone IV EP4CE115型，開(kāi)發(fā)語(yǔ)言為Verilog，ARM軟件開(kāi)發(fā)環(huán)境使用MDK5，SoC外接UM220-III GPS接收機(jī)和10 MHz恒溫晶振。

SoC中的 2 kB ROM用于程序存儲(chǔ)，8 kB RAM作為堆?？臻g，UART作為測(cè)試接口。各模塊地址分布如表2所示。

3.2 同步時(shí)鐘IP核性能測(cè)試

同步時(shí)鐘裝置的性能可由隨機(jī)誤差和守時(shí)誤差兩部分進(jìn)行衡量?；谠贔PGA上構(gòu)建的具有同步時(shí)鐘生成功能的SoC，對(duì)所設(shè)計(jì)的高精度同步時(shí)鐘單元進(jìn)行性能測(cè)試。測(cè)試系統(tǒng)記錄同步時(shí)鐘的周期并用串口進(jìn)行輸出，用于分析同步時(shí)鐘的隨機(jī)誤差。在完成8 192 s的同步后，斷開(kāi)GPS接收機(jī)與FPGA的連接，使用高精度示波器觀(guān)測(cè)守時(shí)階段同步時(shí)鐘信號(hào)和GPS秒脈沖信號(hào)的誤差。

表2 SoC地址空間分布表Table 2 SoC address space mapping

GPS隨機(jī)誤差測(cè)試過(guò)程共重復(fù)3次，每次采集8 000個(gè)同步時(shí)鐘周期樣本，通過(guò)計(jì)算誤差的概率密度，得到圖6所示的概率密度曲線(xiàn)。由圖6可知，同步時(shí)鐘隨機(jī)誤差的概率密度符合正態(tài)分布的基本特征，同步時(shí)鐘隨機(jī)誤差的方差為2.93，置信度99%的置信區(qū)間為[-5.14，5.14]ns。

圖6 同步時(shí)鐘隨機(jī)誤差概率密度曲線(xiàn)Fig.6 Curve of random error probability density of synchronous clock

利用高精度示波器測(cè)量守時(shí)誤差，每20 min記錄一次守時(shí)誤差，每次守時(shí)持續(xù)1 h。為避免偶然性，共計(jì)進(jìn)行5次守時(shí)誤差測(cè)量，測(cè)量結(jié)果如表3所示。

表3 守時(shí)誤差測(cè)量結(jié)果Table 3 Measured results of time-keeping error

由表3可知，基于守時(shí)優(yōu)化方案設(shè)計(jì)的高精度同步時(shí)鐘單元在GPS接收機(jī)失步后，能夠保持優(yōu)于300 ns/h的守時(shí)精度。

4 結(jié)論

本文通過(guò)對(duì)同步時(shí)鐘裝置測(cè)量誤差的分析研究，提出了一種提高守時(shí)精度的優(yōu)化方案，根據(jù)該優(yōu)化方案設(shè)計(jì)并實(shí)現(xiàn)了一個(gè)具有APB總線(xiàn)接口的通用高精度同步時(shí)鐘IP核。在FPGA中構(gòu)建了以Cortex-M0為核心的SoC對(duì)IP核進(jìn)行了性能測(cè)試。測(cè)試結(jié)果表明，本文設(shè)計(jì)的同步時(shí)鐘IP核所生成的秒脈沖精度優(yōu)于20 ns，在GPS失步1 h內(nèi)仍可保持300 ns/h的守時(shí)精度，滿(mǎn)足電力錄波、靶場(chǎng)時(shí)統(tǒng)和地震監(jiān)測(cè)等系統(tǒng)的同步需求。同時(shí)，本文所設(shè)計(jì)的具有APB總線(xiàn)接口的同步時(shí)鐘IP核也具有很強(qiáng)的通用性，可以靈活地應(yīng)用于多種測(cè)量系統(tǒng)，符合嵌入式系統(tǒng)的發(fā)展潮流，具有良好的應(yīng)用前景。