黃洪+董小龍+沈明炎

（福建省計量科學(xué)研究院 福州 350001）

摘 要：本文提出的是一種基于USB2.0和FPGA的高速數(shù)據(jù)采集系統(tǒng)，將USB2.0技術(shù)和FPGA技術(shù)有機的結(jié)合在一起，將模擬數(shù)據(jù)進行數(shù)字轉(zhuǎn)換，并實現(xiàn)高速的信號傳輸。本系統(tǒng)結(jié)構(gòu)靈活，適用于實時信號處理，能夠被廣泛的應(yīng)用在各個領(lǐng)域中。

關(guān)鍵詞：USB2.0；FPGA；數(shù)據(jù)采集；固件

1、引言

隨著信息技術(shù)的飛速發(fā)展，人們對于數(shù)據(jù)采集系統(tǒng)的速度和精度的要求也在不斷地提高。USB接口作為一種新型的總線接口規(guī)范，被廣泛的應(yīng)有在數(shù)據(jù)采集系統(tǒng)當(dāng)中[1]。本文充分利用了USB和FPGA的優(yōu)點，設(shè)計了一種基于USB2.0和FPGA相結(jié)合的高速數(shù)據(jù)采集系統(tǒng)[2]。

2、高速采集系統(tǒng)的硬件設(shè)計

本系統(tǒng)是以FPGA作為核心控制器，通過ADC作為前端的模數(shù)轉(zhuǎn)換采集電路，利用USB數(shù)據(jù)接口將數(shù)據(jù)傳輸?shù)缴衔粰C上去[3]。FPGA控制的高速數(shù)據(jù)采集系統(tǒng)的形成還要包括系統(tǒng)電源模塊、復(fù)位電路模塊、FLASH數(shù)據(jù)存儲模塊等。系統(tǒng)的硬件電路框圖如圖2-1所示。

在信息數(shù)據(jù)采集的前端是需要對電路進行信號調(diào)理，使采集的輸入信號滿足系統(tǒng)采集輸入范圍，降低外界干擾信號[4]。AD7934模數(shù)轉(zhuǎn)換器的電壓輸入范圍在2.7V-5.25V，因此，需要在電路中加入基準電壓VREF1。本系統(tǒng)采用的運算放大器OP4177，它具有極低失調(diào)電壓和漂移、低輸入偏置電流、低噪聲及低功耗等特性，被廣大電子工程師所喜愛。模擬信號調(diào)理電路如圖2-2所示。

模數(shù)轉(zhuǎn)換芯片AD7934具有低功耗、高吞吐率的特點，最高采樣率為1.5MS每秒，內(nèi)置一個精確的2.5 V片內(nèi)基準電壓源，可用作模數(shù)轉(zhuǎn)換的基準電壓源。同時，AD7934為12位數(shù)據(jù)輸出端口，在本系統(tǒng)中采用了高8位，AD7934轉(zhuǎn)換模塊原理圖如圖2-3所示。

整個系統(tǒng)包含多個模塊，整個電路提供的電壓值為5V，但是FPGA在工作中，需要的電壓值為3.3V，這就需要將5V的電壓值進行轉(zhuǎn)換。本系統(tǒng)采用的是TPS70358穩(wěn)壓器來進行實現(xiàn)，電壓管理模塊TPS70358的電路圖如圖2-4所示。其中，Vin是5V的電源輸入端口，Vout是3.3V的電源輸入端口，VCCINT則為1.8V的電壓輸出端口。

本系統(tǒng)采用的FPGA是Xilinx公司生產(chǎn)的，其工作需要與外部的FLASH來共同實現(xiàn)數(shù)據(jù)采集存儲[5]。在數(shù)據(jù)存儲電路中，采用的是K9K8G08U0M，它是一種NAND型的FLASH，存儲容量是8448Mbits，包含數(shù)據(jù)寄存器和緩沖寄存器。

USB接口電路采用的核心控制芯片為CY7C68013，其傳輸方式有控制傳輸、中斷傳輸、塊傳輸和同步傳輸。CY7C68013具有三種可用的接口模式，分別是端口模式、可編程的GPIF模式和Slave FIFOs模式。為了方便FPGA控制，本系統(tǒng)采用的是Slave FIFO接口模式，采用異步讀寫的方式進行數(shù)據(jù)傳輸[6]。

3、高速采集系統(tǒng)的軟件設(shè)計

基于FPGA控制的高速采集系統(tǒng)是根據(jù)邏輯時序來進行軟件設(shè)計的。首先，要對各個參數(shù)變量進行初始化設(shè)置，檢測是否與設(shè)備進行連接，讀取端點數(shù)，確定數(shù)據(jù)傳輸端點；其次，啟動AD轉(zhuǎn)換，開始采樣，判斷數(shù)據(jù)是否讀取成功；最后，保存數(shù)據(jù)，將數(shù)據(jù)利用USB接口上傳到上位機中。高速采集系統(tǒng)的軟件設(shè)計流程圖如圖3-1所示。

USB2.0工作的軟件設(shè)計，要對其進行固件設(shè)置，將所有的寄存器都恢復(fù)到出廠狀態(tài)，實現(xiàn)初始化。由于采用的是Slave FIFO模式進行數(shù)據(jù)的高速傳輸，端點FIFO在接收到FPGA控制器傳輸AD轉(zhuǎn)換的數(shù)字信號后，等待PC讀取，USB芯片只作為一個數(shù)據(jù)傳輸通道。USB的固件流程圖如圖3-2所示。

4、結(jié)論

本文提出了基于USB2.0和FPGA的高速數(shù)據(jù)采集系統(tǒng)，以FPGA作為核心控制器，通過ADC作為前端的模數(shù)轉(zhuǎn)換采集電路，利用USB數(shù)據(jù)接口將數(shù)據(jù)傳輸?shù)缴衔粰C上去。通過硬件電路和軟件設(shè)計來進行實現(xiàn)，使信息數(shù)據(jù)能夠高速的傳輸?shù)缴衔粰C中。

參考文獻

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