李　悅　蔡　剛　李天文　楊海鋼*（中國科學院電子學研究所北京100190）（中國科學院大學北京100049）

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基于四值脈沖參數(shù)模型的單粒子瞬態(tài)傳播機理與軟錯誤率分析方法

李悅①②蔡剛①李天文①楊海鋼*①①
①（中國科學院電子學研究所北京100190）
②（中國科學院大學北京100049）

隨著工藝尺寸的不斷縮小，由單粒子瞬態(tài)（Single Event Transient，SET）效應引起的軟錯誤已經成為影響宇航用深亞微米VLSI電路可靠性的主要威脅，而SET脈沖的產生和傳播也成為電路軟錯誤研究的熱點問題。通過研究SET脈沖在邏輯鏈路中的傳播發(fā)現(xiàn)：脈沖上升時間和下降時間的差異能夠引起輸出脈沖寬度的展寬或衰減；脈沖的寬度和幅度可決定其是否會被門的電氣效應所屏蔽。該文提出一種四值脈沖參數(shù)模型可準確模擬SET脈沖形狀，并采用結合查找表和經驗公式的方法來模擬SET脈沖在電路中的傳播過程。該文提出的四值脈沖參數(shù)模型可模擬SET脈沖在傳播過程中的展寬和衰減效應，與單參數(shù)脈沖模型相比計算精度提高了2.4%。該文應用基于圖的故障傳播概率算法模擬SET脈沖傳播過程中的邏輯屏蔽，可快速計算電路的軟錯誤率。對ISCAS’89及ISCAS’85電路進行分析的實驗結果表明：該方法與HSPICE仿真方法的平均偏差為4.12%，計算速度提升10000倍。該文方法可對大規(guī)模集成電路的軟錯誤率進行快速分析。

超大規(guī)模集成電路；軟錯誤率；單粒子瞬態(tài)；四值脈沖參數(shù)；故障傳播概率

基于仿真的故障注入方法常被用于精確分析SET脈沖的傳播［7，8］。然而此法需要進行大量的迭代仿真，非常耗時［9，10］。為了克服基于仿真方法耗時長的問題，學術界提出了基于分析的方法來加速模擬SET的傳播過程。伊利諾伊大學的SERA［11］提出基于概率理論、電路仿真、圖論和故障仿真等方法階段性的模擬組合邏輯中的3種屏蔽效應。此法精度較高，但其采用的故障仿真在分析大規(guī)模電路時仍然較慢。賓夕法尼亞大學開發(fā)的工具SEAT-LA［12］通過仿真工具獲得邏輯通路中每一個邏輯門的邏輯狀態(tài)，并應用查找表及數(shù)學公式計算SET脈沖在邏輯通路中的傳播。實驗結果表明該工具運行速度依然較慢。密歇根大學采用的基于威布爾函數(shù)的參數(shù)化描述符方法［13］只適合計算當脈沖幅度小于電源電壓的情況，且當其采用大量的測試向量時的運行時間依然很高?？▋然?梅隆大學開發(fā)的MARS-C［14］和MARS-S［15］工具采用基于決策圖的分析技術對3種屏蔽效應進行建模分析，但是基于決策圖的分析技術存在內存爆炸的先天性缺陷，不適合對大規(guī)模集成電路進行可靠性分析?；诠收蟼鞑ジ怕实姆椒ǎ?6］主要應用圖論算法建立從邏輯門到可達輸出端的邏輯通路，并應用故障傳播規(guī)則計算沿邏輯路徑的故障傳播概率。此方法的模擬速度較高，但是其在進行SET脈沖傳播分析時采用邏輯門的線性延時模型，降低了模擬的精度。最新的SET脈沖傳播研究發(fā)現(xiàn)：SET脈沖在組合邏輯電路中傳播時存在脈沖展寬及衰減效應，且其受門級晶體管設計、傳輸路徑、輸入向量及脈沖極性等多個因素的影響，使得對SET脈沖的建模提出了新的挑戰(zhàn)［17，18］。

本文提出一種四值脈沖參數(shù)模型用于準確描述SET脈沖形狀，并采用結合查找表與經驗公式的方式來模擬SET脈沖的傳播情況。通過將SET脈沖的四值脈沖參數(shù)并入到故障傳播概率參數(shù)，本文提出的基于圖論的靜態(tài)分析算法可同時模擬SET脈沖傳播過程中的3種屏蔽效應。本文方法克服了基于仿真的故障注入方法評估速度慢的缺陷，提高了軟錯誤率的評估速度。同時，本文提出的單粒子瞬態(tài)四值脈沖參數(shù)模型和考慮扇出重匯聚的圖論搜索算法提高了電路軟錯誤率的評估精度。本文方法可以在集成電路的設計階段對電路的失效率進行有效評估，從而為電路的可靠性設計提供定量分析工具，提高可靠性設計的有效性。

2　單粒子瞬態(tài)脈沖的產生與傳播

空間粒子與器件發(fā)生碰撞的概率依賴于粒子能量、粒子流量、器件敏感面積及和工藝相關的參數(shù)；粒子撞擊器件后，在電路邏輯門輸出端產生的SET脈沖形狀依賴于淀積的電荷總量、邏輯門類型及尺寸、邏輯門的輸入狀態(tài)以及邏輯門輸出端電容；而SET脈沖在邏輯電路中傳播又會受到如下3種屏蔽效應的影響。

（1）邏輯屏蔽：不存在一條從故障點到鎖存器或原始輸出端的敏化通路，SET脈沖被邏輯屏蔽掉。

（2）電氣屏蔽：SET脈沖經過邏輯門傳輸之后，其寬度和幅度可能會受到邏輯門的電氣效應而被削弱。

（3）鎖存窗口屏蔽：傳播到鎖存器輸入端的SET脈沖不滿足鎖存器的采樣時序要求而不被鎖存。

2.1基于四值脈沖參數(shù)的單粒子瞬態(tài)脈沖產生模型

空間粒子與器件發(fā)生碰撞的概率可通過輻照實驗或使用TCAD工具等方法獲得，然而這些方法費用昂貴、工程復雜。因此，本文根據(jù)文獻［11］提出的解析公式來模擬粒子撞擊器件的概率，如式（1）所示。

其中，R（Q）表示粒子與器件發(fā)生碰撞并淀積電荷量為Q的概率，F(xiàn)為海平面的中子流量，K是一個和工藝相關的適配參數(shù)，As是電路邏輯門的敏感面積，Qs是器件電荷收集斜率。文獻［11，19］中均假設As等于邏輯門的總漏區(qū)面積，這種歸納方式是不準確的，因為As會隨輸入激勵的不同而變化。為了精確模擬邏輯門失效概率，本文分兩種情況來計算邏輯門失效概率：（1）邏輯門輸出為0時發(fā)生0→1→0跳變；（2）邏輯門輸出為1時發(fā)生1→0→1跳變。圖1展示了兩個基礎庫單元的電路結構。表1為根據(jù)庫單元輸出端脈沖極性計算庫單元敏感面積。

圖1　基礎庫單元的電路結構

表1　庫單元敏感面積的計算

空間粒子撞擊器件后，其引起的通道中的電流脈沖通常采用單指數(shù)電流源進行描述［13，11］，如式（2）所示。

其中，т是一個和工藝相關的脈沖形狀參數(shù)。不同于前人提出的單參數(shù)脈沖模型［20］，本文提出一種基于四值脈沖參數(shù)的模型用于描述產生的SET電壓脈沖形狀。表2為四值脈沖參數(shù)的定義。

邏輯門輸出端產生的SET電壓脈沖形狀不僅依賴于淀積的電荷總量、邏輯門類型及尺寸、邏輯門輸出端電容，還和邏輯門的輸入狀態(tài)相關。和敏感面積的計算方式相同，本文分兩種情況來計算產生的電壓脈沖形狀參數(shù)：（1）邏輯門輸出為0時發(fā)生0→1→0跳變；（2）邏輯門輸出為1時發(fā)生1→0→1跳變。表3展示了在注入電荷量Q=100 fC，負載電容Cload=1 fF的情況下，計算的與非門輸出電壓脈沖形狀參數(shù)。

表2　四值脈沖參數(shù)定義

表3　 SET電壓脈沖形狀參數(shù)的計算

2.2單粒子瞬態(tài)脈沖傳播模型

2.2.1邏輯屏蔽當從故障點到輸出端僅有一條邏輯通路時，SET脈沖在此單通路中傳播時僅依賴于通路中的門類型及通路中無故障輸入引腳的信號概率（信號線上出現(xiàn)邏輯狀態(tài)為1的概率）。然而，當SET脈沖在多條通路中傳播并最終匯聚到同一邏輯門的不同輸入引腳（重匯聚），還需考慮到達重匯聚門輸入引腳的SET脈沖的時間和極性。為了有效處理SET故障脈沖在傳播時的重匯聚，本文為電路中的信號定義了4個邏輯狀態(tài)：0/1狀態(tài)：信號線上沒有故障且信號值為0/1；a/b狀態(tài)：信號線上有故障且其故障極性和原始故障點處故障極性一致/相反。同時，為上述4個邏輯狀態(tài)定義了對應的概率參數(shù)：信號線上的信號值為0/1的概率；信號線上出現(xiàn)和原始故障極性一致/相反故障的概率。因此，電路中每一個信號的狀態(tài)可用向量（P0，P1，Pa，Pb）來表示。本文應用基于故障傳播概率（Error Propagation Probability，EPP）的方法快速分析SET脈沖在電路中的傳播概率。表4列出了本文為每個庫單元定義的EPP計算規(guī)則。當選定電路中某個邏輯門為故障點，首先應用圖論算法建立從該邏輯門到可達輸出端的邏輯通路，然后根據(jù)通路上無故障輸入引腳的信號概率和定義的庫單元故障傳播概率計算規(guī)則便可靜態(tài)計算沿邏輯通路的傳播概率。

2.2.2電氣屏蔽SET脈沖在邏輯通路中傳播時，其脈沖幅度、寬度會受到邏輯門的電氣效應影響而被削弱甚至被屏蔽。邏輯門輸出端的SET脈沖形狀不僅依賴于邏輯門輸入端SET脈沖形狀，而且還與脈沖極性、脈沖所在的管腳位置、邏輯門類型及邏輯門負載電容相關?；赟ET脈沖寬度的單參數(shù)電氣屏蔽模型［20］具有簡單且易于移植的特點，但是它沒有考慮脈沖幅度對邏輯門傳輸延時造成的影響以及脈沖上升時間和下降時間的差異造成的脈沖寬度的展寬或衰減，同時它還忽略了邏輯門的不同輸入引腳到輸出端的延時參數(shù)的差別。本文在提出的四值脈沖參數(shù)模型基礎上，提出如下計算過程可全面地考慮各種因素對電氣屏蔽效應的影響。

表4　基礎庫單元EPP計算規(guī)則

假設一個形狀參數(shù)為（tr，tf，A，W）的正向SET脈沖出現(xiàn)在反相器的輸入端，當脈沖幅度A不等于VDD時會對邏輯門的延時參數(shù)造成影響，利用式（3），式（4）［21］可重新計算由脈沖幅度A引起的邏輯門延時參數(shù)的變化。

其中，td和tr分別表示當輸入SET脈沖幅度等于VDD時邏輯門的固有傳輸延時和跳變延時。td′和tr′分別表示當輸入SET脈沖幅度不等于VDD時重新計算的邏輯門傳輸延時和跳變延時。Vthn表示NMOS管的翻轉閾值。當輸入為負向SET脈沖，可將式（3），式（4）中的Vthn替換為Vthp（PMOS管的翻轉閾值）。

針對邏輯門輸入端的SET脈沖，可根據(jù)如下步驟計算其傳播到邏輯門輸出端的脈沖形狀參數(shù)。

首先，檢查輸入SET脈沖的幅度A。當A≤VDD/2，SET脈沖不能進行傳播，終止計算；當A>VDD/2，先根據(jù)此SET脈沖的跳變延時tr及邏輯門負載電容查找?guī)靻卧难訒r參數(shù)表，獲得邏輯門的傳輸延時及跳變延時，再根據(jù)式（3），式（4）重新計算當輸入SET脈沖幅度不等于VDD時邏輯門的傳輸延時、跳變延時。

其次，檢查輸入SET脈沖的寬度W。當W≤td′，SET脈沖不足以引起邏輯門輸出狀態(tài)翻轉，終止計算；當SET脈沖可以完全傳播到邏輯門輸出端，輸出脈沖幅度為VDD，輸出脈沖寬度可由式（5）計算獲得；當脈沖雖然可以傳播到邏輯門輸出端，但輸出脈沖幅度和寬度會受到邏輯門的電氣削弱，可由式（5），式（6）計算。其中，td1′和td2′分別表示輸入脈沖的第1和第2次跳變延遲時間。

2.2.3鎖存窗口屏蔽SET脈沖在經過邏輯屏蔽和電氣屏蔽傳播之后，其到達鎖存器輸入端的時間和脈沖寬度必須滿足鎖存器的采樣時序要求才能被鎖存：（1）鎖存器數(shù)據(jù)端的SET脈沖必須在時鐘沿到來之前的建立時間（ts）內保持不變；（2）鎖存器數(shù)據(jù)端的SET脈沖必須在時鐘沿到來之后的保持時間（th）內保持不變。假設SET脈沖到達鎖存器的時間在時鐘周期（Tc）內均勻分布，則SET故障脈沖被鎖存的概率可由式（7）計算。

其中，W表示傳播到鎖存器數(shù)據(jù)端的SET脈沖寬度。由式（7）可知，當SET脈沖寬度小于等于時序單元的建立時間和保持時間之和時，它不能被鎖存；反之，SET脈沖被鎖存的概率和SET脈沖寬度成正比。

2.3單粒子瞬態(tài)脈沖傳播模擬

為統(tǒng)一模擬3種屏蔽效應對電路失效率造成的影響，本文提出將四值脈沖參數(shù)（tr，tf，A，W）嵌入狀態(tài)概率參數(shù)（P0，P1，Pa，Pb）中，即用向量（t，P0，P1，Pa，Pb，tr/tf，A）來表示電路中信號的狀態(tài)。其中t表示脈沖出現(xiàn)在信號線上的時間，P0，P1，Pa，Pb分別表示脈沖在該信號線上出現(xiàn)的概率，示脈沖上升沿/下降沿的跳變時間，A表示脈沖幅度。當電路中的信號線上不存在脈沖，該信號線的狀態(tài)可用一個概率事件表示：如果在時刻t電路中信號線上出現(xiàn)一個脈沖形狀為（tr，tf，A，W）的正向SET脈沖，則該信號線的狀態(tài)用兩個概率事件表示：根據(jù)SET脈沖的極性，第1個概率事件代表脈沖上升沿，第2個概率事件代表脈沖下降沿。

圖2詳細說明了SET故障脈沖是如何在邏輯通路中傳播。假設反相器的傳播延時為1，與門和或門的傳播延時為2，粒子在1 ns時刻撞擊邏輯門G1，并在其輸出端產生一個形狀參數(shù)為（1 ps，2 ps，1.5 V，4 ps）的正向SET脈沖。首先，將代表SET脈沖形狀的兩個概率事件（1，0，0，1，0，1，1.5）和（5，0，0，0，1，2，1.5）加載到邏輯門G1的輸出端。然后，計算脈沖傳播到邏輯門G2和G3輸出端的情況。以門G2的傳播計算為例，SET脈沖傳播到邏輯門G2輸出端的故障傳播概率參數(shù)可根據(jù)庫單元EPP計算規(guī)則計算獲得，而傳播的脈沖形狀參數(shù)則是根據(jù)邏輯門G 2的B輸入端脈沖的跳變時間tr/tf及邏輯門G2的負載電容兩個參數(shù)通過查找?guī)靻卧訒r參數(shù)查找表和式（3）～式（6）計算獲得。最后，計算脈沖傳播到邏輯門G 4輸出端的情況。由于不同路徑上的SET脈沖到達邏輯門G 4不同輸入引腳的時間和脈沖極性不同，在邏輯門G4輸出端可能產生多種波形。本文通過先計算輸入引腳的每一個概率事件傳播到邏輯門輸出端的情況，再根據(jù)輸出端概率事件的時間和極性確定所有可能的輸出波形，如圖2所示。

圖2　 SET脈沖在邏輯通路中的傳播

3　單粒子效應軟錯誤率分析平臺

本文開發(fā)的軟錯誤率分析平臺的整體架構如圖3所示，它主要包括4個部分。（1）創(chuàng)建庫單元延時參數(shù)查找表：開發(fā)庫文件語法分析器來提取庫中各類型邏輯門的面積、延時以及管腳電容等參數(shù)信息。（2）創(chuàng)建庫單元Spice查找表：利用HSPICE仿真獲得庫單元在不同的電荷量和負載情況下的四值脈沖參數(shù)。（3）創(chuàng)建電路的圖表示：開發(fā)Verilog語法分析器對待測電路進行解析，得到電路的圖表示；然后使用仿真工具得到電路中每個信號線的信號概率，用于構建電路圖的邊權值。（4）軟錯誤率分析器：根據(jù)表5展示的軟錯誤率分析算法進行軟錯誤分析。首先根據(jù)邏輯門的負載電容查找?guī)靻卧腟pice查找表，并將對應的故障概率事件標記到邏輯門的輸出端；然后應用廣度優(yōu)先搜索算法提取出由故障點到輸出端的邏輯通路；最后，通過逐層向后傳播便可獲得SET故障脈沖由邏輯門i傳播到電路輸出端j的故障傳播概率：

其中，k為由邏輯門i傳播到輸出端j的波形個數(shù)。如果一個SET脈沖傳播到多個輸出端，本文定義只要有一個輸出端失效就認為系統(tǒng)失效。故由第i個邏輯門引起的故障傳播概率為

其中，o為由邏輯門i傳播到輸出端的個數(shù)?？紤]粒子撞擊器件的本征概率，可獲得由第i個邏輯門引起的系統(tǒng)失效率為

根據(jù)邏輯門節(jié)點的系統(tǒng)失效概率，可獲得以FIT表示的電

4　試驗結果與分析

本文開發(fā)的SER分析平臺由C++實現(xiàn)。測試電路為ISCAS’89和ISCAS’85基準電路，并應用Design Com piler工具對電路進行綜合，工藝庫為0.13μm標準單元庫。式（1），式（2）中的參數(shù)參考文獻［13］的取值：F為56.5 particles/（m2s）；K為2.2 e-5；т為35 ps；NMOS和PMOS管的sQ分別為17.3 fC，6.5 fC。式（7）中的信號建立時間和保持時間設定為10 ps，時鐘周期設定為1 ns。本節(jié)首先給出基于四值脈沖參數(shù)的電氣屏蔽模型計算精度，然后針對選定電路進行軟錯誤率分析并給出實驗結果，最后與前人工作進行對比。

圖3　軟錯誤率分析平臺整體架構圖

表5　軟錯誤率分析算法流程

4.1四值脈沖參數(shù)模型的計算精度

文獻［22］指出SET脈沖在電路中傳輸3～4級邏輯后受電氣屏蔽效應的影響將變得很小，故本文設計3條6級測試鏈來驗證提出的基于四值脈沖參數(shù)的電氣屏蔽模型的計算精度，如圖4（a）所示。圖4（b）給出了本文方法和HSPICE仿真的比對結果：當注入電荷量較小時，兩種方法的偏差略大；隨著注入電荷量的增加，兩種方法的偏差逐漸減小且趨于穩(wěn)定。導致這種趨勢的原因為：當注入電荷量較小時，其產生的SET脈沖更易受到電氣屏蔽的影響而導致計算精度下降。圖4（c）給出了本文方法較單參數(shù)脈沖模型［20］在計算精度上的提升情況。通過對3條鏈進行分析可知：由于基于單參數(shù)脈沖模型的電氣屏蔽模型計算過程簡單，在注入電荷量較小的情況下，本文提出的SET脈沖傳播模型較單參數(shù)脈沖模型計算精度有較大提高；在整個注入電荷量范圍內可平均獲得：反相器鏈1.06%，與非門鏈3.48%，通路鏈2.4%的計算精度提高。

4.2電路軟錯誤試驗結果

表6為應用本文算法對ISCAS’89及ISCAS’85基準電路進行軟錯誤分析獲得的電路軟錯誤率FIT及相應的算法運行時間。對所有的測試電路，本文采用個隨機輸入向量計算電路中信號線的信號概率。對于規(guī)模較小的電路本文算法可在幾秒內完成計算，對規(guī)模較大的電路其最長用時也不超過12 m in。本文算法可快速分析大規(guī)模集成電路的軟錯誤失效概率。

為了驗證本文方法的有效性，將本文方法計算獲得的軟錯誤率結果和應用HSPICE仿真方法獲得的結果進行比較。由于HSPICE仿真故障注入十分耗時（單個電路耗時近3 d時間），本文僅對幾個規(guī)模較小的電路進行仿真故障注入。表7列出了應用兩種方法獲得的電路軟錯誤率FIT結果以及兩種方法的計算誤差。由表7可知：和HSPICE仿真方法相比，本文方法在計算速度上可提升41 10×倍，平均計算誤差僅為4.12%。

圖4　測試鏈結構及比對結果

表6　 FIT及算法運行時間

表7　本文方法和HSPICE仿真方法的比較

4.3和前人工作的對比

將本文方法與前人工作［11-13，23］進行比對并列于表8中。伊利諾伊大學［11］應用故障仿真來計算每條邏輯通路的敏感概率致使其計算速度較慢。賓夕法尼亞大學［12］階段性地模擬3種屏蔽效應的主要缺點是沒有考慮3種屏蔽效應之間的相關性。密歇根大學［13］采用的參數(shù)化描述符方法沒有考慮重匯聚，從而造成計算精度較低。德克薩斯大學［23］在進行脈沖傳播時僅考慮脈沖寬度，且對重匯聚做了簡化處理，其計算精度雖略有提高，但是計算過程依舊很耗時。本文提出的基于四值脈沖參數(shù)模型，考慮到不同形狀SET脈沖在傳播過程中的展寬和衰減效應及脈沖在傳播過程中的重匯聚；開發(fā)的基于圖的分析算法可統(tǒng)一模擬邏輯電路的3種屏蔽效應，可在較短的時間內獲得較高的計算精度，實現(xiàn)了計算精度與速度的有效折中。

表8　本文方法與已有方法的對比

5　結束語

本文提出了一個基于圖的靜態(tài)分析算法用于分析組合邏輯中的3種屏蔽效應。首先本文提出一種四值脈沖參數(shù)模型用于精確模擬SET脈沖形狀。然后采用結合查找表與經驗公式的方式來模擬SET脈沖在不同形狀參數(shù)條件下的傳播情況。通過將提出的四值脈沖參數(shù)嵌入故障傳播概率參數(shù)的方式，本文提出的基于圖論的分析算法可考慮扇出重匯聚問題并可同時模擬SET脈沖傳播時的3種屏蔽效應。本文開發(fā)工作針對綜合后的門級網表和通用的標準單元庫完成，可同時對組合電路和時序電路中的組合邏輯部分進行分析。實驗結果顯示：本文算法計算速度較HSPICE仿真方法提升近41 10×倍；平均計算誤差僅為4.12%。本文方法可自動完成電路的可靠性分析并可有效指導系統(tǒng)可靠性設計和容錯機制的研究，使得系統(tǒng)在可靠性、性能和花銷之間達到較好的權衡。

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李悅：女，1987年生，博士生，研究方向為數(shù)字集成電路軟錯誤分析.

蔡剛：男，1980年生，助理研究員，研究方向為嵌入式IP設計及抗輻照理論.

李天文：男，1987年生，博士生，研究方向為抗輻照的加固寄存器.

楊海鋼：男，1960年生，研究員，研究方向為數(shù)模混合信函SOC設計和大規(guī)模集成電路設計.

Propagation Mechanism of Single Event Transient and Soft Error Rate Analysis M ethod Based on Four-value Pu lse Parameters M odel

LIYue①②CA IGang①LITianwen①YANG Haigang①①
①（Institute ofElectronics，Chinese Academy ofSciences，Beijing 100190，China）
②（University of the Chinese Academy ofSciences，Beijing 100049，China）

W ith the shrinking of feature size，soft errors due to Single Event Transient（SET）effect become the main reliability threat for aerospace deep sub-m icron VLSI circuits，and the generation and propagation of SET pu lse is also a hot issue in the study of soft error.Resu lts of SET pu lse propagation on logic chains show that the difference of rise and fall time of SET pu lse canmake thew idth of output pu lsewidened or lessened.Thew idth and am plitude of SET pulse can determ inewhether it is electrically masked out.A four-value pu lse parametersmodel is proposed to accurately characterize the shape of SET pulse，and then the LUT-based technique is combined w ith experiential equations tomodel the transm ission p rocess of SET.The proposed four-value pu lse parametersmodel can model the effect of b roadening or attenuation of SET pulse，and it has calculation p recision im provem ent of 2.4%com pared w ith single param eter m odel.This paper app lies the graph-based error propagation probability analytic algorithm to estim ate the logicalm asking in pulse p ropagation.The experimental resultson ISCAS’89 and ISCAS’85 circuitsshow that theaverage deviation of thismethod and HSPICE simu lationmethod is4.12%and the calcu lation speed is 10000 times.Thismethod can be used to analyze quickly the soft error rate of large scale integrated circuits.

Very Large Scale Integration（VLSI）；Soft error rate；Single Event Transient（SET）；Four-value pu lse parameters；Error p ropagation probability

1　引言

當空間環(huán)境中的高能粒子擊中電子器件中處于敏感狀態(tài)（OFF狀態(tài)）晶體管漏區(qū)，沿入射通路產生大量的電子、空穴對。在漏極和襯底之間電場的作用下，空穴被壓向襯底，電子被漏極吸收，沿著入射通路產生一個由漏極流向襯底的電流脈沖，從而在晶體管的輸出端產生一個電壓脈沖。在組合邏輯電路中，此電壓脈沖是暫時的，輸出電壓會很快恢復到正常值，此現(xiàn)象稱為單粒子瞬態(tài)（Single Event Transient，SET）。如果入射粒子擊中的是時序單元，或由組合邏輯傳播過來的SET脈沖被時序單元捕獲，會造成存儲信息的改變，此現(xiàn)象稱為單粒子翻轉（Single Event Upset，SEU）［1］。因為SET和SEU不會直接導致芯片硬件結構的損壞，所以稱其所導致的電路工作不正常的現(xiàn)象為軟錯誤。集成電路受軟錯誤影響的嚴重程度可以用軟錯誤率來表征，單位為FIT（Failure In Time），即器件在10億小時內發(fā)生失效的次數(shù)［2］。過去，時序單元被認為是電路中最敏感的部分。然而，隨著特征尺寸和電源電壓的不斷減小，組合邏輯單元的臨界電荷越來越小，大量的低能量粒子便可產生足夠的淀積電荷，從而引起組合邏輯狀態(tài)的改變［35］-。此外，時鐘頻率的提高削弱了鎖存窗口對SET脈沖的屏蔽效應；流水線深度的增加減少了脈沖傳播的級數(shù)，從而削弱了邏輯和電氣屏蔽效應。研究表明，在50 nm工藝節(jié)點下，由組合邏輯中SET引起的系統(tǒng)失效率已經接近甚至超過時序單元引起的系統(tǒng)失效率［6］。因此，SET將成為未來采用先進工藝集成電路最主要的可靠性威脅。

s:The National Natural Science Foundation of China（61271149），The National Science and Technology M ajor Special Fund（2013ZX 03006004）

TN402

A

1009-5896（2016）08-2113-09

10.11999/JEIT 151254

2015-11-09；改回日期：2016-04-01；網絡出版：2016-05-31

楊海鋼yanghg@m ail.ie.ac.cn

國家自然科學基金（61271149），國家科技重大專項資助（2013ZX 03006004）