楊紅軍，洪三其

YANG Hong-jun, HONG San-qi

（武漢輕工大學(xué) 機(jī)械工程學(xué)院，武漢 430023）

0 引言

隨著社會的進(jìn)步及科技的發(fā)展，人們對于安防監(jiān)控的需求越來越高，傳統(tǒng)的模擬標(biāo)清視頻技術(shù)由于圖像質(zhì)量差、分辨率低等缺陷已不能滿足社會的需求，但由于該類設(shè)備還占有大量市場，因此，對原有設(shè)備進(jìn)行改造，使同軸電纜中同時(shí)可傳輸模擬標(biāo)清和高清視頻信號成為當(dāng)前研究的重點(diǎn)。本文從低成本的觀念出發(fā)，設(shè)計(jì)了一種基于FPGA的數(shù)字光端機(jī)，可以將多路低速并行數(shù)字信號復(fù)用到一路高速串行數(shù)字信號中，并通過光纖實(shí)現(xiàn)千兆速率高速傳輸，在交通、治安管理，家庭、小區(qū)、學(xué)校安全防范，遠(yuǎn)程視頻會議、遠(yuǎn)程教育等領(lǐng)域具有廣泛的應(yīng)用前景。

1 光端機(jī)的系統(tǒng)結(jié)構(gòu)

根據(jù)視頻信號的采集到最后視頻信號的還原輸出數(shù)據(jù)流的傳輸過程，光端機(jī)的硬件系統(tǒng)結(jié)構(gòu)如圖1所示。

視頻信號先通過模擬緩沖模塊對信號進(jìn)行補(bǔ)償、濾波，增強(qiáng)信號的驅(qū)動能力，然后通過模數(shù)轉(zhuǎn)換后輸入到FPGA構(gòu)成的光端機(jī)信號發(fā)送模塊，經(jīng)過處理后，然后由通過光模塊傳輸?shù)焦舛藱C(jī)的接收端，其接收端同樣由FGPA芯片構(gòu)成，通過處理后的信號經(jīng)過數(shù)模轉(zhuǎn)換后經(jīng)驅(qū)動輸出給終端顯示裝置，還原成高清或標(biāo)清視頻。

2 硬件電路的設(shè)計(jì)及元件選型

圖1 光端機(jī)的組成結(jié)構(gòu)

2.1 模數(shù)轉(zhuǎn)換（ADC）及數(shù)模轉(zhuǎn)換（DAC）模塊

本系統(tǒng)設(shè)計(jì)了的數(shù)字光端機(jī)可以同時(shí)采集及傳輸多路視頻信號，這里以四路信號為例。通常安防領(lǐng)域的同軸技術(shù)類型標(biāo)清視頻信號及高清視頻信號峰峰值最大為1Vp-p，模擬調(diào)制帶寬標(biāo)清最高20MHz，高清最高40MHz，本系統(tǒng)可同時(shí)處理高標(biāo)清信號，因此模數(shù)轉(zhuǎn)換裝置ADC的輸入模擬調(diào)制帶寬應(yīng)至少在40MHz以上，依據(jù)采樣定理可知ADC的采樣頻率至少為80MHz及以上，為便于計(jì)算，設(shè)計(jì)ADC采樣頻率選擇90MHz，根據(jù)經(jīng)驗(yàn)設(shè)置采樣精度8bit。那么每信道數(shù)據(jù)為720Mbps，四個(gè)信道數(shù)據(jù)為2880Mbps。通過主控芯片F(xiàn)PGA的串行化數(shù)據(jù)組裝，則傳輸數(shù)據(jù)為2880Mbps，設(shè)置FPGA信道帶寬為3G（因?yàn)槠渲邪瑤^數(shù)據(jù)及串口通訊等數(shù)據(jù)）。在光端機(jī)接收端，信號分離后，每信道720Mbps數(shù)據(jù)不變，DAC轉(zhuǎn)換速率為90MHz，精度8bit。

據(jù)此，ADC 選用ADI公司的AD9057BRS-60型號ADC，其采樣率最高兼容60MSPS，內(nèi)置2.5V電壓參考，設(shè)有跟蹤和保持電路，兼容TTL/CMOS輸入，單一5V供電，精度為8bit[1]。每個(gè)信道采用兩片ADC進(jìn)行采樣。設(shè)定每個(gè)ADC采樣時(shí)鐘45MHz，并以間隔180°的時(shí)鐘相位差進(jìn)行采樣，以降低成本。DAC選用AD公司的AD9114數(shù)模轉(zhuǎn)換器，分辨率8bit，輸出形式為4mA～20mA的差分電流，因此需要在輸出引腳之間接50Ω 的電阻，轉(zhuǎn)為以電壓信號輸出。

2.2 FPGA模塊硬件電路設(shè)計(jì)

本設(shè)計(jì)選擇ALTERA公司的FPGA Cyclone IV系列EP4CGX30CF23I7NGX作為主處理器，完成整個(gè)系統(tǒng)的調(diào)度以及信號處理等。EP4CGX30提供高達(dá)八個(gè)3.125Gbps高速收發(fā)器，具有6K到150K的邏輯單元，6.3Mb的嵌入式存儲器，小于1.5W的總功耗，工作溫度為-40°C～100°C，484-BGA封裝，具有Serdes模塊及CDR單元，電源電壓為1.16V～1.24V[2]。

2.2.1 發(fā)送端FPGA模塊設(shè)計(jì)

選擇FPGA的BANK7 I/O口作為輸入口數(shù)據(jù)通道，接收ADC傳輸?shù)臄?shù)據(jù)，其模塊接口設(shè)計(jì)如圖2所示。

圖2 FPGA ADC模塊接口設(shè)計(jì)

發(fā)送端FPGA發(fā)射光信號接口設(shè)計(jì)如圖3所示。

Serdes模塊支持信號傳輸速率達(dá)3.15Gbps，輸出信號電平為PCML電平。在輸出端設(shè)計(jì)交流電容，使FPGA的差分PCML信號與光模塊進(jìn)行AC耦合。并在靠近發(fā)送方在兩條差分傳輸線上并聯(lián)電阻，實(shí)現(xiàn)信號鏈路的阻抗匹配，防止信號反射。

光端機(jī)接收端FPGA的DAC接口及光鏈路接口與發(fā)送端FPGA接口設(shè)計(jì)方法類似，這里不再描述。

2.2.2 FPGA的485控制數(shù)據(jù)模塊

圖3 發(fā)送端光模塊信號輸出接口

在FPGA的反向低速傳輸過程中，RS485控制數(shù)據(jù)量相對較少，設(shè)計(jì)傳輸速率為150Mbps。由于FPGA中的Serdes模塊支持的最低信號輸出速率為600Mbps。這里需通過對FPGA一個(gè)BANK進(jìn)行編寫，在信號接收處理后的輸出轉(zhuǎn)化為LVDS差分輸出，并配置I/O電平為2.5V，如圖4所示。

圖4 FPGA 485信號傳輸接口設(shè)計(jì)

如圖4所示，其中R1和R2為LVDS的輸出匹配電阻，C1和C2為交流耦合電容，同時(shí)2.5V的電源及分壓電阻給LVDS提供輸出的電壓偏置。

2.2.3 FPGA時(shí)鐘域及同源時(shí)鐘設(shè)計(jì)

FPGA對數(shù)據(jù)的處理過程如圖5所示。

從圖中可以看出，F(xiàn)PGA系統(tǒng)邏輯工作的時(shí)鐘信號采用常用頻點(diǎn)24.75MHz，由外部晶振直接提供。Serdes時(shí)鐘信號為150MHz。ADC時(shí)鐘信號為45MHz，這里的45MHz的時(shí)鐘信號，一個(gè)是PLL2電路倍頻的45MHz時(shí)鐘信號提供給ADC1/2/3/4，另外一個(gè)相位差180°的時(shí)鐘信號是通過PLL2內(nèi)部電路進(jìn)行設(shè)置后將反向的45MHz的時(shí)鐘信號提供給ADC5/6/7/8。

圖5 FPGA的工作過程

在光接收機(jī)接收數(shù)據(jù)時(shí)，利用FPGA器件Serdes模塊中CDR單元，通過接收的數(shù)據(jù)流恢復(fù)數(shù)據(jù)的時(shí)鐘信號，并通過鎖相環(huán)電路后，發(fā)送給接收數(shù)據(jù)，解幀、解串。這就實(shí)現(xiàn)了整條數(shù)據(jù)鏈路上的同一時(shí)鐘配置,解決數(shù)據(jù)傳輸中的數(shù)據(jù)的延遲、堵塞或者放空[3]。

2.3 其他硬件模塊

2.3.1 光模塊硬件設(shè)計(jì)

在本文的光端機(jī)視頻信號傳輸中，正向視頻信號數(shù)據(jù)傳輸3Gbps，反向控制數(shù)據(jù)傳輸為150Mbps，因此光模塊選用奧雷光電公司的上下非對稱速率光收發(fā)一體模塊ATR-B41XX，發(fā)送速率可達(dá)3Gbps，接收速率為350Mbps，節(jié)省資源。ATR-B41XX采用單一3.3V電壓供電，LVDS差分檢測輸出[6]。這里發(fā)送端選用傳輸距離為20km，工作溫度-20℃～70℃的ATR-B4127，接收端光模塊為配對使用的ATR-B4127[4]。

2.3.2 運(yùn)放模塊

選用Burr-Brown公司的OPA2345，OPA2345是一個(gè)具有雙通道軌到軌輸入與輸出的CMOS型運(yùn)算放大器，增益帶寬5G，工作電壓3.3V，工作溫度-40℃～+85℃，單一2.5V～5.5V的輸入共模電壓300mV的范圍，最大靜態(tài)電流僅為250mA[5]。

3 FPGA的數(shù)據(jù)傳輸幀結(jié)構(gòu)設(shè)計(jì)

從圖5所示 FPGA的工作過程可以看出，F(xiàn)PGA對數(shù)據(jù)流信號的處理，在橫向上要完成幀結(jié)構(gòu)、幀頭以及數(shù)據(jù)復(fù)用及解復(fù)用的處理。在縱向上要完成發(fā)送端與接收端的數(shù)據(jù)通道時(shí)鐘設(shè)計(jì)。有關(guān)時(shí)針同源的設(shè)計(jì)已在硬件電路的設(shè)計(jì)中描述過了，在此還需要對幀頭的結(jié)構(gòu)進(jìn)行設(shè)計(jì)，以實(shí)現(xiàn)數(shù)據(jù)的自適應(yīng)傳輸。在過程工業(yè)的控制中存在著大量的通信協(xié)議，這些協(xié)議基本都是建立在數(shù)據(jù)幀的基礎(chǔ)之上，其差別在于數(shù)據(jù)幀的格式[6]。通過特殊的幀頭設(shè)計(jì)，在接收端只要檢測出數(shù)據(jù)幀頭就可以立即將要傳輸?shù)囊曨l信號等數(shù)據(jù)發(fā)送出去。幀頭數(shù)據(jù)在數(shù)據(jù)幀的起始位置，幀頭后依次是信道的數(shù)據(jù)、串口通訊數(shù)據(jù)。采用硬件電路嵌位以及軟件編程數(shù)據(jù)嵌位的方法使數(shù)據(jù)幀頭具有唯一特性。

由ADC9057輸入信號范圍通過運(yùn)放的硬件電路嵌位為2.205V～2.925V。又ADC精度8bit，2～3V的輸入，則輸入2.925V對應(yīng)的二進(jìn)制為11101011，2.205V對應(yīng)為00111100。為應(yīng)對有效數(shù)據(jù)突變，在FPGA內(nèi)部對輸入信號進(jìn)行軟件編程嵌位，使ADC轉(zhuǎn)換后的值最大嵌位在11101011，最小嵌位為00111100。最小值嵌位是防止長0出現(xiàn)，影響數(shù)據(jù)傳輸。根據(jù)排列組合，只要將幀頭設(shè)置超過10個(gè)連續(xù)以上的1就保證了幀頭唯一性。為方便計(jì)算及傳輸，幀頭設(shè)置為0001111111111000，為16bit。

前面已經(jīng)設(shè)計(jì)一周期數(shù)據(jù)為3 G，有效數(shù)據(jù)為2880M，規(guī)定0.5s為一幀，那么一幀數(shù)據(jù)就為1500Mbit，視頻有效數(shù)據(jù)1440Mbit，RS485定義40Mbit，其他為預(yù)留空間。則幀結(jié)構(gòu)如表1所示。

表1 幀結(jié)構(gòu)表

4 系統(tǒng)測試

系統(tǒng)測試是檢測系統(tǒng)傳輸過程中信號的時(shí)鐘抖動、眼圖優(yōu)劣、設(shè)備的靈敏度、設(shè)備的動態(tài)范圍以及系統(tǒng)的功耗等。

光端機(jī)信號測試眼圖，如圖6所示，可以看到眼圖的輪廓明顯，眼睛掙得很開，交叉點(diǎn)平衡，信號變換間沒有大的抖動，完全沒有壓到眼圖的模板，沒有碼間串?dāng)_現(xiàn)象，因此可以知道系統(tǒng)信號傳輸穩(wěn)定，信號質(zhì)量很高。

圖6 信號測試眼圖

將光端機(jī)視頻信號的接收端分別接入標(biāo)清及高清的不同格式視頻信號，經(jīng)測試表明當(dāng)傳輸960H、720p每秒25幀、1080p每秒25幀等高清視頻圖像時(shí)，圖像顯示穩(wěn)定，無噪點(diǎn)、畫面平滑、連續(xù)、不卡幀，因此光端機(jī)具有自適應(yīng)高標(biāo)清視頻信號傳輸?shù)哪芰Α?/p>

5 結(jié)束語

本文研究的四路高標(biāo)清視頻自適應(yīng)傳輸數(shù)字光端機(jī)系統(tǒng)，設(shè)計(jì)基于FPGA平臺，通過調(diào)試及測試，驗(yàn)證了高清標(biāo)清視頻自適應(yīng)傳輸功能，實(shí)踐檢驗(yàn)光端機(jī)具有標(biāo)清、高清信號傳輸能力，達(dá)到了設(shè)計(jì)技術(shù)指標(biāo)。光端機(jī)在數(shù)據(jù)幀的設(shè)計(jì)中，有多的數(shù)據(jù)量傳輸富余，可以用于實(shí)現(xiàn)更多的其他業(yè)務(wù)數(shù)據(jù)傳輸需求。

[1]AD9057 [DB/OL].http：//pdf1.alldatasheet.com/ datasheet-pdf/view/48514/AD/AD9057.html

[2]CycloneIVFPGA[DB/OL].https：//www.altera.com/content/dam/ altera-www/global/en_US/pdfs/ literature/hb/cyclone-iv/cyclone4-handbook.pdf.

[3]潘波,朱偉.基于Serdes的千兆以太網(wǎng)設(shè)計(jì)與實(shí)現(xiàn)[J].微處理機(jī).2014,(01),33-35.

[4]ART-B41XX [DB/OL].http：//www.allrayinc.com/main/ProductParameter_om.asp?PParentID=72&ParentID=90&SortID=99&id=654.

[5]OPA2345 [DB/OL].http：//pdf1.alldatasheet.com/datasheet-pdf/view/56774/BURR-BROWN/OPA2345.html.

[6]董立,尤楓,趙恒永.基于用戶定制的數(shù)據(jù)幀處理技術(shù)[J].計(jì)算機(jī)工程與設(shè)計(jì),2010,(12),3003-3005.