徐 政，李紅征，趙文彬

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 引 言

專用集成電路在特定領(lǐng)域長期使用的要求與半導(dǎo)體制造技術(shù)快速更新?lián)Q代之間產(chǎn)生了沖突：在產(chǎn)品仍有使用需求的時候，制造廠已經(jīng)淘汰了過時工藝，不再提供該產(chǎn)品的生產(chǎn)服務(wù)，產(chǎn)品供應(yīng)商需要尋找能夠提供生產(chǎn)服務(wù)的其他制造廠。

參數(shù)匹配是產(chǎn)品轉(zhuǎn)線的難點(diǎn)。產(chǎn)品供應(yīng)商能夠從原制造廠得到流片的PCM參數(shù)，但是PCM參數(shù)只包含了基線工藝信息，對于某些產(chǎn)品而言并不充分，例如集成了SRAM的電路。

SRAM通常是電路設(shè)計者根據(jù)制造廠提供的compiler自動生成，設(shè)計者關(guān)注的只是SRAM的功耗、速度等性能，對器件參數(shù)并不關(guān)注，在SPICE模型中也找不到SRAM的器件參數(shù)，因此無法提供SRAM的器件參數(shù)值；不同制造廠的SRAM 可能由不同IP供應(yīng)商提供，bitcell尺寸有差別，為了節(jié)省面積，bitcell大量使用設(shè)計規(guī)則中的最小尺寸，而小尺寸器件的參數(shù)對工藝波動敏感，因此每個制造廠都使用特殊的工藝條件和工藝控制來滿足器件參數(shù)要求。為此，產(chǎn)品轉(zhuǎn)線時必須對SRAM中的器件提出明確的參數(shù)要求，否則無法確定工藝流程。

為了解決這個問題，本文從分析SRAM的工作過程著手，研究了器件參數(shù)對SRAM穩(wěn)定性和功耗的影響，對于給定尺寸的SRAM，計算出最佳參數(shù)目標(biāo)值。

2 SRAM工作原理

圖1 單端口六管SRAM

2.1 數(shù)據(jù)寫入 [2]

向存儲單元寫入“1”的過程是：（1）當(dāng)WL字線為低電平，置BL位線為“1”電平，BLB為“0”電平；（2）置WL字線為高電平，此時傳輸管MN3、MN4導(dǎo)通；（3）存儲單元的存儲節(jié)點(diǎn)NQ通過MN4向BLB放電，達(dá)到“0”電平，MN1截止，MP1導(dǎo)通；（4）BL位線通過MN3，VDD通過MP1，對存儲節(jié)點(diǎn)Q充電至“1”電平，MN2導(dǎo)通，MP2截止；（5）置WL字線為低電平，MN3、MN4關(guān)閉，此時存儲單元的結(jié)點(diǎn)Q處于“1”電平狀態(tài)，NQ處于“0”電平狀態(tài)。這樣就完成了向存儲單元寫入“1”的全過程。

2.2 數(shù)據(jù)讀出

從存儲單元讀出“1”的過程是：（1）預(yù)充BL和BLB位線到“1”電平，此時WL字線處于低電平；（2）使WL字線為高電平，傳輸管MN3和MN4導(dǎo)通；（3）BLB通過MN4和MN2（單元存“1”時，MN2一直處于導(dǎo)通狀態(tài)）迅速放電至“0”電平，MN1仍然截止；（4）VDD通過MP1和MN3對BL充電，使BL保持在“1”電平，MN2仍然導(dǎo)通；（5）去掉字線WL上的高電平。

由于單元管的尺寸很小，位線通過單元管放電的速度很慢，為了提高讀出速度，只要在位線上建立起一定的電壓差(70 mV～100 mV)就可以了，而不必等到一邊位線下降到低電平[3]。通過列譯碼器控制的列開關(guān)，把選中的單元位線讀出的微小信號差送到公共數(shù)據(jù)線，再通過公共數(shù)據(jù)線送到靈敏放大器，把微小的信號差放大為合格的高低電平，最后通過緩沖器轉(zhuǎn)換成單端信號輸出。

2.3 穩(wěn)定性分析

2.3.1 翻轉(zhuǎn)電壓

在反相器的翻轉(zhuǎn)電壓點(diǎn)，有Idn=Idp，在飽和區(qū),

得出翻轉(zhuǎn)電壓

(W/L)pd/(W/L)pg越大，驅(qū)動管比傳輸管驅(qū)動能力越強(qiáng)，則驅(qū)動管的等效電阻越小，假設(shè)Vtrip不變，讀穩(wěn)定裕度增加，存儲單元中的內(nèi)容在讀過程中不易被破壞。

(W/L)pu/(W/L)pg越小，負(fù)載管比傳輸管驅(qū)動能力越弱，則負(fù)載管的等效電阻越大，寫穩(wěn)定裕度增加，外部數(shù)據(jù)越容易寫入到存儲單元。

2.3.2 靜態(tài)噪聲容限SNM[4]和功耗

由于閾值電壓和電源電壓的持續(xù)降低，SRAM存儲器的靜態(tài)噪聲容限SNM（static noise margin）和寫入余量WM（write margin）大為減小，這主要是由于晶體管參數(shù)分散性的加大以及電源電壓的降低。尤其因隨機(jī)摻雜擾動引起的SRAM窄溝晶體管閾值電壓的波動對SRAM工作的穩(wěn)定性有極大的影響。由于對面積的嚴(yán)格要求，SRAM使用比邏輯器件更嚴(yán)格的設(shè)計規(guī)則，當(dāng)電源電壓VDD、閾值電壓VT、溫度和STI應(yīng)力等擾動變大時，SRAM單元就會很容易失去它的狀態(tài)。

圖2 SRAM單元的靜態(tài)穩(wěn)定性和功耗示意圖

圖2為圖1的SRAM單元穩(wěn)定性和功耗示意圖。圖中INV1表示Vout對于激勵Vin的響應(yīng)，INV2表示Vin對于激勵Vout的響應(yīng)，SNM由在曲線INV1和INV2之間能畫出的最大正方形表示。大的正方形表示大的SNM。只有在存儲的“0”電平為0、“1”電平為VDD的條件下才有最小功耗，在翻轉(zhuǎn)電壓處有最大功耗。

2.3.3 讀失效分析

（1）讀擾動。讀操作時，位線的“1”電平對存儲“0”的節(jié)點(diǎn)充電，“0”電位抬高導(dǎo)致反相器翻轉(zhuǎn)造成失效。要想提高讀穩(wěn)定性，就要保證在字線關(guān)閉之前，Q節(jié)點(diǎn)最高電壓小于反相器翻轉(zhuǎn)電壓，這兩個電壓差叫做讀裕度(read margin)；

（3）工藝引起的局部隨機(jī)參數(shù)變化。反相器PLPN的強(qiáng)度影響它的翻轉(zhuǎn)電壓。驅(qū)動管閾值升高，負(fù)載管閾值降低，翻轉(zhuǎn)電壓就有可能低于讀擾動電壓導(dǎo)致讀失效。不同晶體管驅(qū)動強(qiáng)度失配造成讀失效，這種失效是由局部隨機(jī)參數(shù)變化引起，并非全局參數(shù)變化引起。

（4）減小讀失效對器件的要求。驅(qū)動管PD要通過增加W/L提高驅(qū)動能力，增加閾值提高翻轉(zhuǎn)電壓；負(fù)載管PU要抬高閾值；門管PG要降低閾值和W/L。核心是增加驅(qū)動管PD驅(qū)動能力和閾值。

2.3.4 寫失效分析

（1）寫擾動。假設(shè)新數(shù)據(jù)寫入之前Q節(jié)點(diǎn)電壓為“1”，要對Q節(jié)點(diǎn)寫入“0”，寫入周期BL對Q節(jié)點(diǎn)放電，使得它的電壓逐漸下降，如果在字線關(guān)閉之前，Q的電壓高于反相器的翻轉(zhuǎn)電壓，則新數(shù)據(jù)寫入失敗。由此可知，要想提高寫穩(wěn)定性，就要保證在字線關(guān)閉之前，節(jié)點(diǎn)放電后的電壓遠(yuǎn)小于反相器翻轉(zhuǎn)電壓。這個電壓差叫做寫裕度(write margin)。

（2）傳輸管PG驅(qū)動能力不足。負(fù)載管比傳輸管驅(qū)動能力越弱，寫穩(wěn)定裕度增加，外部數(shù)據(jù)越容易寫入到存儲單元。

（3）工藝引起的局部隨機(jī)參數(shù)變化。工藝參數(shù)變化造成晶體管驅(qū)動強(qiáng)度變化，有可能增加寫時間。例如，負(fù)載管閾值減小，傳輸管閾值增加，寫時間增加，寫數(shù)據(jù)失效。而且，增大傳輸管尺寸，縮小負(fù)載管尺寸，會增加讀失效概率。所以必須在讀失效和寫失效概率之間做優(yōu)化。同樣，造成晶體管之間的失配是由于die內(nèi)隨機(jī)參數(shù)變化引起。

（4）減小寫失效對器件的要求。在滿足速度要求的條件下，降低負(fù)載管比傳輸管的驅(qū)動能力。

3 SRAM中的器件參數(shù)設(shè)計

以0.13 μm工藝節(jié)點(diǎn)使用的單端口SRAM（SP）和雙端口SRAM（DP）的bitcell為例，從foundry的器件擬合曲線中找出PU、PD、PG的驅(qū)動電流和泄露電流，計算bitcell的翻轉(zhuǎn)電壓、讀擾動、寫擾動、功耗，比較SRAM 在 5個工藝角（TT、FF、SS、SF、FS）的特性。

3.1 兩種 bitcell穩(wěn)定性比較

表1給出了foundry提供的0.13 μm工藝兩種bitcell的尺寸和參數(shù)工藝角。

表1 兩種bitcell的結(jié)構(gòu)尺寸和工藝角參數(shù)

表2 兩種bitcell的穩(wěn)定性和功耗

表2說明：

讀擾動：讀操作引起的單元存儲電平變化；

寫擾動：寫操作引起的單元存儲電平變化；

讀裕度1：1個端口讀取數(shù)據(jù)的讀裕度；

讀裕度2：2個端口同時讀取數(shù)據(jù)的讀裕度。

表2給出了根據(jù)foundry的器件參數(shù)計算出的bitcell特性。

圖3 SP與DP的靜態(tài)穩(wěn)定性比較

圖3給出了根據(jù)foundry的器件參數(shù)計算出的SP與DP的靜態(tài)穩(wěn)定性比較。

3.2 功耗比較

圖4、圖5給出了根據(jù)5個工藝角的器件參數(shù)計算出的SP SRAM和DP SRAM 的bitcell功耗。

圖4 SP bitcell 5個工藝角的功耗

圖5 DP bitcell 5個工藝角的功耗

3.3 結(jié)論

（1）翻轉(zhuǎn)電壓由PU、PD的閾值和寬長比決定，驅(qū)動管/負(fù)載管的驅(qū)動能力越強(qiáng)，翻轉(zhuǎn)電壓越低；讀擾動由PD、PG的閾值和寬長比決定，驅(qū)動管/傳輸管的驅(qū)動能力越強(qiáng)，讀擾動越小，讀裕度越大；寫擾動由PU、PG的閾值和寬長比決定，傳輸管/負(fù)載管的驅(qū)動能力越強(qiáng)，寫擾動越大，寫裕度越大。

（2）對于給定尺寸的bitcell，確定器件參數(shù)的次序?yàn)椋焊鶕?jù)功耗要求確定驅(qū)動管閾值→根據(jù)翻轉(zhuǎn)電壓確定負(fù)載管閾值→根據(jù)讀寫裕度確定傳輸管閾值。

（3）SRAM的漏電主要由負(fù)載管和傳輸管（兩個都是NMOS）產(chǎn)生，這是由于窄溝效應(yīng)使N管閾值降低，亞閾值漏電增加。降低SRAM漏電的方法是對N管增加一次溝道注入，通過抬高閾值來降低亞閾值漏電。

（4）0.13 μm工藝節(jié)點(diǎn)SP SRAM和DP SRAM中的最優(yōu)工藝條件是SF工藝角，對應(yīng)的器件參數(shù)為：PU、PD、PG的閾值都為0.33 V。

[1]肖宏. 半導(dǎo)體技術(shù)導(dǎo)論（第二版）[M]. 北京：電子工業(yè)出版社，2013. 7.

[2]閆石主編. 數(shù)字電子技術(shù)基礎(chǔ)（第四版）[M]. 北京：高等教育出版社，1998. 377-379.

[3]周潤德譯. 納米CMOS集成電路——從基本原理到專用芯片實(shí)現(xiàn)[M]. 北京：電子工業(yè)出版社，2011. 149.

[4]周潤德譯. 納米CMOS集成電路——從基本原理到專用芯片實(shí)現(xiàn)[M]. 北京：電子工業(yè)出版社，2011. 151-152.