李 斌，張 英

（1．中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081；2．石家莊陸軍指揮學(xué)院，河北 石家莊 050084）

高動(dòng)態(tài)范圍CMOS接收信號(hào)強(qiáng)度指示器設(shè)計(jì)

李 斌1，張 英2

（1．中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081；2．石家莊陸軍指揮學(xué)院，河北 石家莊 050084）

采用0．18 μm RF CMOS工藝設(shè)計(jì)了一種具有寬輸入動(dòng)態(tài)范圍的接收信號(hào)強(qiáng)度指示器（RSSI）。采用逐級(jí)檢波式對(duì)數(shù)放大器結(jié)構(gòu)，以分段線性近似法實(shí)現(xiàn)對(duì)數(shù)傳輸特性，使RSSI輸出電壓正比于輸入功率的對(duì)數(shù)值。電路采用直流耦合方式以降低寄生參數(shù)并減少電路面積，并采用直流失調(diào)消除環(huán)路（DCOC）解決直流耦合方式所帶來的直流偏移電壓影響，有效降低直流失調(diào)和低頻噪聲。仿真結(jié)果顯示，該RSSI可檢測(cè)輸入信號(hào)動(dòng)態(tài)范圍大于60 dB，對(duì)數(shù)精度小于±1 dB。采用1．8 V電源電壓供電，電路總電流消耗為11 mA，芯片核心面積為0．23 mm2。

接收信號(hào)強(qiáng)度指示器；對(duì)數(shù)放大器；寬輸入動(dòng)態(tài)范圍；直流失調(diào)消除環(huán)路

1 總體結(jié)構(gòu)及分析

1.1 對(duì)數(shù)放大器原理

逐級(jí)檢波式對(duì)數(shù)放大器是利用分段線性近似來實(shí)現(xiàn)對(duì)數(shù)傳輸特性，其結(jié)構(gòu)框圖如圖1所示，包括限幅放大器串、全波整流電路、無源低通濾波器以及直流偏移消除（DC offset cancellation，DCOC）電路。被檢測(cè)信號(hào)通過一組限幅放大器逐級(jí)進(jìn)行放大，對(duì)每級(jí)限幅放大器的輸出進(jìn)行全波整流后求和，再通過低通濾波器濾除高頻分量得到指示信號(hào)強(qiáng)度的直流電壓。

圖1 逐級(jí)檢波對(duì)數(shù)放大器結(jié)構(gòu)

假設(shè)限幅放大器總級(jí)數(shù)為N，限幅放大器小信號(hào)增益為A0，限幅輸入、輸出電平分別為VIL、VOL。當(dāng)輸入信號(hào)電壓Vin＜VOL／時(shí)，各級(jí)限幅放大器均未達(dá)限幅狀態(tài)，總增益最大，此時(shí)傳輸曲線斜率最大。而隨著輸入信號(hào)電壓逐漸增大，限幅放大器從最后一級(jí)開始飽和，總增益相應(yīng)降低，隨著飽和狀態(tài)限幅放大器個(gè)數(shù)的增加，傳輸曲線斜率逐漸減小，直至第一級(jí)限幅放大器達(dá)到限幅狀態(tài)，其輸入—輸出電壓可表示為［7］：

可知輸出電壓與輸入電壓成對(duì)數(shù)關(guān)系，如果以輸入信號(hào)功率（dBm）作為橫坐標(biāo)，則式（1）所表示的對(duì)數(shù)曲線就轉(zhuǎn)變?yōu)樽鴺?biāo)軸上的直線，其交截點(diǎn)與斜率可分別表示為：

1.2 設(shè)計(jì)考慮

對(duì)RSSI的設(shè)計(jì)來說，限幅放大器級(jí)數(shù)的選擇十分關(guān)鍵。假設(shè)RSSI包含N級(jí)限幅放大器，單級(jí)限幅放大器增益及帶寬為A0及BWs，則限幅放大器總增益At及總帶寬BWtotal可分別表示為：

由于采用分段線性近似來逼近對(duì)數(shù)特性，與理想對(duì)數(shù)函數(shù)值存在固有誤差。對(duì)于給定動(dòng)態(tài)范圍，隨著級(jí)數(shù)的增加，對(duì)數(shù)誤差相應(yīng)減小。最大對(duì)數(shù)誤差可用下式表示［4］。

從式（4）、式（5）和式（6）可知，增加級(jí)數(shù)在增大RSSI信號(hào)檢測(cè)范圍的同時(shí)降低其帶寬，限幅放大器的級(jí)數(shù)決定RSSI的對(duì)數(shù)精度。因此，需綜合考慮功耗、動(dòng)態(tài)范圍、帶寬及對(duì)數(shù)誤差等性能指標(biāo)。在本設(shè)計(jì)中，限幅放大器總級(jí)數(shù)為7級(jí)，此外增加一級(jí)作為虛設(shè)級(jí)，以保證前7級(jí)的匹配性，單級(jí)限幅放大器增益為9 dB，信號(hào)檢測(cè)范圍為63 dB，對(duì)數(shù)精度小于±1 dB。

限幅放大器之間級(jí)聯(lián)方式可分為直流耦合和交流耦合，相對(duì)于交流耦合，直流耦合可減少寄生參數(shù)影響，提升工作帶寬，減少版圖面積。由于限幅放大器串的高增益特性，器件失配等非理想因素所導(dǎo)致的直流偏移將會(huì)使得后級(jí)限幅單元飽和，從而嚴(yán)重影響電路的動(dòng)態(tài)范圍。為消除直流偏移，設(shè)計(jì)中采用反饋式直流偏移消除電路，通過將放大器輸出的信號(hào)經(jīng)過低通濾波器濾出交流分量所得直流失調(diào)成分反饋到輸入端。為減少芯片面積，低通濾波器中電容C采用片外電容實(shí)現(xiàn)。

2 電路設(shè)計(jì)

2.1 限幅放大器電路

限幅放大器串由多個(gè)相同的限幅放大器級(jí)聯(lián)而成，單級(jí)限幅放大器電路如圖2所示，采用全差分放大器結(jié)構(gòu)，NMOS管M1、M2作為差分輸入級(jí)，M12作為偏置電流源，負(fù)載采用二極管連接形式的NMOS管M5、M6，并在M5、M6的漏極與柵極之間各串接電阻Rb用以擴(kuò)展電路帶寬［8，9］。

圖2 單級(jí)限幅放大器電路原理

由于采用全差分結(jié)構(gòu)，需使用共模反饋（Common mode feedback，CMFB）環(huán)路以穩(wěn)定輸出共模電平。其中，2個(gè)Rc用以檢測(cè)輸出共模電平，由M7～M11所構(gòu)成的單級(jí)放大器作為反饋放大器，通過比較輸出共模電平與參考電壓Vref的差值，將比較結(jié)果以負(fù)反饋的形式加載到PMOS電流源M3、M4的柵極以調(diào)節(jié)M3、M4的偏置電流，從而穩(wěn)定輸出共模電平，確保其與輸入共模電平相等。此外，為保持環(huán)路穩(wěn)定性，在反饋放大器輸出端跨接密勒補(bǔ)償電容C及調(diào)零電阻R，確保整個(gè)電路具有足夠的相位裕度。

忽略溝道長(zhǎng)度調(diào)制效應(yīng)，可求得限幅放大器小信號(hào)增益為：

式中，ID1，2，ID5，6與（W／L）M1，2，（W／L）M5，6分別為輸入晶體管M1（M2）與負(fù)載晶體管M5（M6）的偏置電流與寬長(zhǎng)比。由式（7）可知，單級(jí)限幅放大器增益僅取決于輸入級(jí)和負(fù)載的晶體管尺寸比和偏置電流比，從而可以減小工藝偏差對(duì)增益的影響，降低增益誤差。

2.2 DCOC

DCOC的基本原理是在輸出端取出低頻信號(hào)，構(gòu)成一個(gè)完整的負(fù)反饋環(huán)路，實(shí)現(xiàn)抵消直流失調(diào)的功能。傳統(tǒng)的用于開環(huán)的DCOC環(huán)路，往往需要在電路的輸入端口增加一個(gè)減法器模塊。而在本文中將減法器與第一級(jí)限幅放大電路合并，通過在限幅放大器輸入端并聯(lián)交叉耦合對(duì)管實(shí)現(xiàn)信號(hào)相減功能，從而簡(jiǎn)化整體電路結(jié)構(gòu)并減少芯片面積。修改后的第一級(jí)限幅放大器原理圖如圖3所示。

圖3 限幅放大器電路原理

2.3 全波整流電路

整流電路將限幅單元輸出信號(hào)轉(zhuǎn)變?yōu)殡娏餍盘?hào)，其電流—電壓特性直接決定了RSSI的輸入—輸出特性。本設(shè)計(jì)采用了非平衡源級(jí)耦合差分對(duì)全波整流器［10－12］。全波整流器電路原理圖如圖4所示。

圖4 全波整流器電路原理

圖4中包括2對(duì)相同的非平衡源極耦合對(duì)，晶體管M1、M3及M2、M4寬長(zhǎng)比分別為K（W／L）和（W／L），M5與M6構(gòu)成鏡像電流源，假設(shè)所有器件均工作在飽和區(qū)，可推導(dǎo)出整流器輸出電流與輸入電壓關(guān)系式：

式中，β為用工藝所決定的參數(shù)值，β＝μnCox（W／L）／2；Vin為差分輸入電壓。從式（8）可知，當(dāng)時(shí)，iout與Vin近似成對(duì)數(shù)關(guān)系。因此，應(yīng)該選擇合適的k值以縮小拋物線區(qū)間并擴(kuò)大對(duì)數(shù)特性區(qū)間，使全波整流電路盡量工作在近似對(duì)數(shù)函數(shù)區(qū)間，從而擴(kuò)大檢波的線性范圍。通過仿真確定參數(shù)值K＝10，仿真所得全波整流電路輸入輸出特性曲線如圖5所示。

圖5 全波整流器整流特性

3 版圖及仿真結(jié)果

在Cadence環(huán)境下采用TSMC 0．18 μm RF CMOS工藝完成版圖設(shè)計(jì)，在版圖設(shè)計(jì)中充分考慮了各電路模塊的對(duì)稱性，整個(gè)芯片版圖如圖6所示，總芯片面積為0．23 mm2。采用Spectre RF對(duì)電路進(jìn)行了后仿真，在500 MHz輸入信號(hào)下，在－80～10 dBm范圍內(nèi)以2 dB間隔掃描信號(hào)功率，輸出指示電壓仿真結(jié)果如圖7所示?？芍?，在－80～10 dBm輸入功率范圍內(nèi)，RSSI線性檢測(cè)范圍大于60 dB，對(duì)數(shù)誤差小于±1 dB。電路采用1．8 V電源電壓供電，總消耗電流為11 mA。

圖6 芯片版圖

圖7 RSSI輸入輸出曲線

4 結(jié)束語

給出了一種高動(dòng)態(tài)范圍的RSSI設(shè)計(jì)。通過分析逐級(jí)檢波式對(duì)數(shù)放大器電路結(jié)構(gòu)特點(diǎn)及性能參數(shù)的優(yōu)化，采用該結(jié)構(gòu)實(shí)現(xiàn)了RSSI對(duì)數(shù)輸入—輸出傳輸特性。設(shè)計(jì)中對(duì)RSSI的增益、帶寬、功耗以及對(duì)數(shù)誤差等進(jìn)行折衷考慮及優(yōu)化，采用TSMC 0．18 μm RF CMOS工藝實(shí)現(xiàn)該電路，實(shí)際芯片面積為0．23 mm2（包括輸入輸出焊盤）。仿真結(jié)果顯示，該RSSI在射頻頻段可檢測(cè)動(dòng)態(tài)范圍大于60 dB，對(duì)數(shù)精度小于±1 dB，實(shí)現(xiàn)了高輸入動(dòng)態(tài)范圍，總消耗功率小于20 mW。對(duì)于實(shí)際應(yīng)用中RSSI電路設(shè)計(jì)具有現(xiàn)實(shí)指導(dǎo)意義。

［1］魯志剛，劉 倫，萬天才．WLAN系統(tǒng)接收信號(hào)強(qiáng)度指示器的設(shè)計(jì)［J］．微電子學(xué)，2010，40（6）：801－804．

［2］JOHN M．On the Design of Constant Settling Time AGC Circuits［J］．IEEE Trans．Circuits Syst．II：Analog Digit．Signal Process，1998，45（3）：283－294．

［3］OKJUNE J，ROBERT M F，BRENT A M．Analog AGC Circuitry fir a CMOS WLAN Receiver［J］．IEEE J．Solid-State Circuits，2006，（41）10：2 291－2 300．

［4］CHAO Y，ANDREW M．Process／Temperature Variation Tolerant Precision Signal Strength Indicator［J］．IEEE Trans．Circuits Syst．I：Regular papers，2008，（55）3：722－729．

［5］景 洪，曹衛(wèi)平，陳 鵬，等．一種高速、寬動(dòng)態(tài)范圍檢波器的研制［J］．無線電工程，2011，41（9）：49－51，64．

［6］徐 謙，劉太君，葉 焱，等．可重構(gòu)多波段射頻功率放大器設(shè)計(jì)［J］．無線電通信技術(shù)，2014，40（3）：61－64．

［7］ALBERTO V C，RADHIKA V，JOSE S M．A Broadband CMOS Amplitude Detector for On－Chip RF Measurement［J］．IEEE Trans．Instrumentation Meas．，2008，57（7）：290－293．

［8］HUANG P C，CHEN Y H，WANG C K．A 2－V 10．7－MHz CMOS Limiting Amplifier／RSSI［J］．IEEE J．Solid-State Circuits，2000，35（10）：1 474－1 480．

［9］DAI Y B，HAN K F．A High Dynamic Range Linear RF Power Detector with a Preceding LNA［J］．J．Semiconduc-tors，2012，33（1）：015005－1－015005－7．

［10］KIMURA K．A CMOS Logarithmic IF Amplifier with Un-balanced Source-Coupled Pairs［J］．IEEE J．Solid-State Circuits，1993，28（1）：78－83．

［11］李 丹，李 巍，李 寧，等．應(yīng)用OFDM-UWB接收機(jī)的CMOS信號(hào)強(qiáng)度指示器［J］．復(fù)旦學(xué)報(bào)（自然科學(xué)版），2012，51（1）：57－62．

［12］WU C P，TSAO H W．A 110-MHz 84-dB CMOS Program-mable Gain Amplifier With Integrated RSSI Function［J］．IEEE J．Solid-State Circuits，2005，40（6）：1 249－1 258．

Design of High Dynamic Range CMOS Radio Signal Strength Indicator

LI Bin1，ZHANG Ying2
（1．The 54th Research Institute of CECT，Shijiazhuang Hebei 050081，China；2．Army Command Academy，Shijiazhuang Hebei 050084，China）

A high dynamic range linear radio signal strength indicator is presented using a 0．18 μm RF CMOS process．In order to achieve piecewise linear approximation of the logarithmic function，successive detection logarithmic amplifier architecture is adopted so that the output voltage is proportional to the logarithm value of the input power．DC coupling is used to achieve small parasitic parameter as well as low area．DC offset cancellation circuit is also introduced to cancel the DC offset due to the DC coupling．The simulation results show that the dynamic range of this RSSI is larger than 60 dB with the logarithm-error within±1 dB．The chip occupies an area of 0．23 mm2，and the total current consumption is 11 mA with a 1．8 V supply．

radiosignal strength indicator；logarithmic amplifier；large input dynamic range；DC offset cancellation

號(hào)強(qiáng)度指示器（

Signal Strength Indicator，RSSI）常用于AGC中用以檢測(cè)信號(hào)幅度，以便于AGC達(dá)到幅度控制的目的。常用的RSSI為逐級(jí)檢波式［1］對(duì)數(shù)放大器，對(duì)不同輸入功率值，其傳輸特性具有常數(shù)斜率，因而可以簡(jiǎn)化幅度調(diào)整過程，降低設(shè)計(jì)復(fù)雜度，在無線接收機(jī)的設(shè)計(jì)中得到了廣泛應(yīng)用［2－6］。通過優(yōu)化設(shè)計(jì)參數(shù)，采用0．18 μm RF CMOS工藝完成對(duì)數(shù)放大器設(shè)計(jì)，仿真結(jié)果表明該電路能夠很好地實(shí)現(xiàn)接收信號(hào)強(qiáng)度指示功能，并保證檢測(cè)功率的準(zhǔn)確性和一致性。

TN432

A

1003－3106（2015）07－0083－04

10．3969／j．issn．1003－3106．2015．07．22

李 斌，張 英．高動(dòng)態(tài)范圍CMOS接收信號(hào)強(qiáng)度指示器設(shè)計(jì)［J］．無線電工程，2015，45（7）：83－86．

0 引言

李 斌男，（1981—），博士研究生，工程師。主要研究方向：射頻集成電路設(shè)計(jì)。

2015-04-28

國(guó)家部委基金資助項(xiàng)目。

在無線通信系統(tǒng)中，由于多徑衰減、傳輸損耗等信道效應(yīng)以及復(fù)雜多變的通信環(huán)境等諸多因素的影響，天線接收到的信號(hào)強(qiáng)度將波動(dòng)不定。因此需要在保證誤碼率的前提下壓縮接收信號(hào)的動(dòng)態(tài)范圍，常用方法是采用自動(dòng)增益控制（Automatic Gain Con-trol，AGC）環(huán)路實(shí)時(shí)調(diào)整信號(hào)增益，給基帶電路提供穩(wěn)定的輸入信號(hào)幅度，與此同時(shí)也能大大降低對(duì)模數(shù)轉(zhuǎn)換器（Analog-to-Digital Convert，ADC）采樣精度的要求，保證接收機(jī)具有良好的性能。

張 英女，（1978—），碩士，工程師。主要研究方向：模擬仿真。