呂江萍，陳遠(yuǎn)金，劉 霞，陳 超，劉 彬

（北方通用電子集團(tuán)微電子部，江蘇 蘇州 215163）

1 引言

通過對(duì)失效的集成電路分析發(fā)現(xiàn)，大部分失效是因?yàn)闆]有足夠的靜電保護(hù)、和外圍電路電平不匹配、驅(qū)動(dòng)能力不夠等引起的。在集成電路設(shè)計(jì)過程中，可將這些常導(dǎo)致失效的電路組合在一起形成接口電路，它擔(dān)負(fù)著集成電路與外界電路的邏輯控制、電路驅(qū)動(dòng)、電平轉(zhuǎn)換、ESD保護(hù)等功能，這些功能對(duì)集成電路的可靠性起著十分重要的作用，它的好壞直接決定了集成電路可靠性水平的高低。因此如何綜合考慮可靠性指標(biāo)來提高接口電路的可靠性顯得十分重要。本文從電路設(shè)計(jì)、版圖設(shè)計(jì)、封裝設(shè)計(jì)等不同設(shè)計(jì)階段的特點(diǎn)出發(fā)，有針對(duì)性地進(jìn)行可靠性設(shè)計(jì)，并總結(jié)了一些設(shè)計(jì)要點(diǎn)和設(shè)計(jì)準(zhǔn)則，提出了可采用接口電路、封裝、PCB三者協(xié)同設(shè)計(jì)的方法，以提高接口電路的可靠性。

2 接口電路的分類

接口電路主要包含了ESD保護(hù)、電平轉(zhuǎn)換、電路驅(qū)動(dòng)、邏輯控制等單元電路，按其功能和性能可進(jìn)行如下分類：按抗ESD能力的大小分有2 kV、4 kV人體模型（HBM）的單元電路，按轉(zhuǎn)換不同邏輯電平分有CMOS電平轉(zhuǎn)換成TTL電平或TTL電平轉(zhuǎn)換成CMOS電平的單元電路，按邏輯控制傳輸?shù)男盘?hào)類型來分有輸入、輸出、輸入/輸出雙向、同相/反相、D觸發(fā)器/施密特觸發(fā)器等，按驅(qū)動(dòng)能力大小有小電流、大電流等驅(qū)動(dòng)電路單元。最終根據(jù)具體電路要求將它們相互整合，形成具有不同功能和性能的若干接口電路單元，如某輸入輸出單元具有施密特輸入、CMOS三態(tài)輸出、ESD（HBM）2 kV等功能。

3 接口電路的可靠性設(shè)計(jì)

接口電路的可靠性設(shè)計(jì)貫穿到為電路設(shè)計(jì)、版圖設(shè)計(jì)、封裝設(shè)計(jì)等設(shè)計(jì)過程中，每個(gè)設(shè)計(jì)過程對(duì)可靠性設(shè)計(jì)的要求是不一樣的。在電路設(shè)計(jì)時(shí)，通過研究電路的指標(biāo)，提煉出可靠性指標(biāo)，結(jié)合具體半導(dǎo)體工藝參數(shù)，選擇合適的電路結(jié)構(gòu)，滿足電路可靠性指標(biāo)要求。在版圖設(shè)計(jì)時(shí)主要進(jìn)行單元電路的版圖設(shè)計(jì)以及單元之間的合理布局、抗閂鎖、電源地保護(hù)環(huán)、抗ESD等可靠性設(shè)計(jì)。在封裝設(shè)計(jì)時(shí)，主要優(yōu)化焊盤的位置以及降低封裝產(chǎn)生的寄生參數(shù)對(duì)電路的可靠性影響。

3.1 電路的可靠性設(shè)計(jì)

在電路設(shè)計(jì)時(shí)，將電路的相關(guān)指標(biāo)提煉出相關(guān)可靠性指標(biāo)，如抗ESD能力、驅(qū)動(dòng)能力、不同電平之間兼容的能力等，這些都需要有針對(duì)性地選擇相關(guān)電路進(jìn)行設(shè)計(jì)來達(dá)到可靠性指標(biāo)。它一般包含ESD保護(hù)電路、電路驅(qū)動(dòng)邏輯電路、電平轉(zhuǎn)換電路等電路單元，結(jié)合具體工藝，使用容差設(shè)計(jì)、保護(hù)設(shè)計(jì)、冗余設(shè)計(jì)等設(shè)計(jì)方法設(shè)計(jì)適合的接口電路單元及性能指標(biāo)，滿足電路可靠性要求。

3.1.1 ESD保護(hù)電路

ESD保護(hù)電路的作用主要是能為靜電提供有效的泄放通道且自身不被損壞，不影響正常工作的信號(hào)?？笶SD能力大小是IC的重要可靠性指標(biāo)之一。正確理解ESD的工作機(jī)理是提高ESD能力的前提。ESD保護(hù)電路的設(shè)計(jì)需要按照ESD設(shè)計(jì)窗口來設(shè)計(jì)，如圖1所示，應(yīng)該正確的定義出以下參數(shù)：觸發(fā)電壓（Vt1）、保持電壓（Vh）、擊穿電流（It2）。提高ESD保護(hù)器件的性能需要考慮減小觸發(fā)點(diǎn)Vt1的大小，使得觸發(fā)難度降低。由于電流釋放通路的產(chǎn)生，電壓迅速折返到保持電壓Vb，此時(shí)屬于ESD保護(hù)區(qū)，不會(huì)隨著開啟ESD保護(hù)通路而造成器件的損壞，擊穿是可恢復(fù)的。加大It2的大小，即導(dǎo)通狀態(tài)時(shí)加大電流導(dǎo)通能力，在二次擊穿的臨界點(diǎn)如果電壓Vt2繼續(xù)升高，將造成熱擊穿，而熱擊穿是無法恢復(fù)的，即使電壓恢復(fù)正常之后，該結(jié)構(gòu)也將永遠(yuǎn)失效。另外適當(dāng)提高保持電壓Vh的大小，可以提高抗干擾性。

圖1 ESD設(shè)計(jì)窗口及全芯片的ESD保護(hù)電路圖

ESD保護(hù)電路一般采用電阻、晶體管及其二者之間巧妙的組合來實(shí)現(xiàn)，電阻的類型主要有多晶硅電阻、阱電阻、注入電阻等，晶體管的類型主要有薄氧器件、場(chǎng)氧器件、SCR、NPN等。保護(hù)結(jié)構(gòu)主要有輸入保護(hù)、輸出保護(hù)、電源地保護(hù)等類型。圖1（b）展示了一個(gè)全芯片的ESD保護(hù)電路示意圖，必須保證能為任何兩個(gè)管腳之間提供低阻通路，如輸入端到輸出端可以通過輸入端→地線→輸出端的路徑泄放電流（如圖中灰色箭頭所示）。如果保護(hù)器件在輸入端口，則保護(hù)器件的觸發(fā)電壓Vtl必須小于內(nèi)部MOS管的柵氧擊穿電壓，否則內(nèi)部MOS管就會(huì)在保護(hù)器件開啟之前被打壞，保護(hù)器件就起不到保護(hù)作用。如果在輸出端口，則保護(hù)器件的觸發(fā)電壓必須小于輸出管的漏/襯底反向擊穿電壓，否則ESD電流會(huì)先從輸出管流過，保護(hù)器件失效。當(dāng)保護(hù)器件加在電源和地之間時(shí)，除了觸發(fā)電壓需要高于電源電壓、低于柵氧擊穿電壓之外，維持電壓也必須高于電源電壓，否則會(huì)在芯片正常工作時(shí)引起閂鎖。在整個(gè)芯片內(nèi)部，必須全面考慮到各個(gè)管腳之間的放電路徑以及各個(gè)管腳的工作環(huán)境。這使得ESD的設(shè)計(jì)在不同工藝下具有不可復(fù)制性，即使在同一工藝下，各種不同類型的管腳之間的ESD保護(hù)器件同樣需要分別進(jìn)行設(shè)計(jì)，這就使得ESD保護(hù)器件設(shè)計(jì)變得更加復(fù)雜和艱難。

3.1.2 邏輯控制及驅(qū)動(dòng)電路

邏輯控制及驅(qū)動(dòng)電路承擔(dān)了一定的邏輯功能并能提供適當(dāng)?shù)尿?qū)動(dòng)能力，一般用在輸入/輸出或輸出端口上。圖2是一個(gè)輸入/輸出雙向三態(tài)單元電路原理圖，它具有輸入/輸出或者高阻狀態(tài)的功能。該模塊電路有兩個(gè)控制端（SW、C）和一個(gè)數(shù)據(jù)端（D）。數(shù)據(jù)端D連接到芯片的內(nèi)部邏輯，它可能讀入焊盤上的信號(hào)，也可能輸出內(nèi)部信號(hào)到焊盤。控制端C的狀態(tài)用于控制I/O的輸入還是輸出，控制端SW的狀態(tài)決定I/O是否處于高阻狀態(tài)。電路工作原理是：當(dāng)SW為高電平“1”且C為“1”時(shí)，焊盤上信號(hào)經(jīng)邏輯電路同相地傳送到數(shù)據(jù)端D，電路處于讀入（輸入）狀態(tài)，完成輸入功能；當(dāng)SW為“1”且C為“0”時(shí)，數(shù)據(jù)端D信號(hào)經(jīng)邏輯電路同相地傳送到焊盤上，電路處于讀出（輸出）狀態(tài)，完成輸出功能。當(dāng)SW為低電平“0”時(shí)，兩對(duì)MOS管P0、N0和P1、N1均處于截止?fàn)顟B(tài)，內(nèi)部電路和焊盤之間完全被隔離，端口處于高阻狀態(tài)。輸入輸出的驅(qū)動(dòng)能力由兩對(duì)MOS管P0、N0和P1、N1分別提供，改變其尺寸可得到不同的驅(qū)動(dòng)能力。

圖2 輸入/輸出雙向三態(tài)單元電路原理圖

在圖2的電路基礎(chǔ)上，適當(dāng)增加一些門電路就能得到具有反相、D觸發(fā)器或施密特觸發(fā)器等功能的邏輯控制及驅(qū)動(dòng)電路，如直接輸出/觸發(fā)器輸出、反相/同相輸出、漏極開路輸出和全速輸出/限速輸出、不同的驅(qū)動(dòng)能力等，它能對(duì)信號(hào)反相、保存輸入信號(hào)或?qū)ζ溥M(jìn)行整形，消除噪聲的影響，避免誤動(dòng)作的產(chǎn)生。

3.1.3 電平轉(zhuǎn)換電路

在設(shè)計(jì)數(shù)字電路或系統(tǒng)中，一般只采用一種邏輯系列，如TTL、CMOS等中的一種系列，但有時(shí)電路對(duì)工作速度或者功耗等指標(biāo)的要求，需要兼容不同邏輯系列，由于其電壓和電流參數(shù)各不相同，需要采用電平轉(zhuǎn)換電路進(jìn)行轉(zhuǎn)換使其相互兼容。

以TTL門驅(qū)動(dòng)CMOS門為例，此時(shí)TTL為驅(qū)動(dòng)器件，CMOS為負(fù)載器件。一般TTL電路的邏輯電平是：VOH=2.4 V，VOL=0.4 V，在5 V電源電壓下要求CMOS電路能接受的最壞情況輸入電平范圍是：VIHmin=2.0 V，VILmax=0.8 V。如果將TTL輸出電平直接送入CMOS電路的輸入端，可能使電路無法正常工作，因?yàn)閂ILmax會(huì)使NMOS管導(dǎo)通，而VIHmin也會(huì)使PMOS管導(dǎo)通，因此需要一個(gè)電平轉(zhuǎn)換電路把TTL的輸出電平轉(zhuǎn)換成合格的CMOS輸入邏輯電平，再送入其他CMOS電路。圖3是一個(gè)電平轉(zhuǎn)換電路圖，它是由兩級(jí)反相器和一個(gè)PMOS反饋管組成，只要把它的邏輯閾值設(shè)計(jì)在輸入高低電平之間，即：。當(dāng)Vit為1.4 V左右，就可以實(shí)現(xiàn)TTL電平到CMOS電平的轉(zhuǎn)換。第一級(jí)反相器完成電平轉(zhuǎn)換，第二級(jí)反相器進(jìn)行驅(qū)動(dòng)，為了改善其輸出高電平，增加了PMOS反饋管P3，電平轉(zhuǎn)換電路的電壓轉(zhuǎn)移特性如圖3所示，圖中CMOS反相器的邏輯閾值為1.45 V，滿足要求。

圖3 電平轉(zhuǎn)換電路及電壓轉(zhuǎn)移特性

在上面三種模塊單元設(shè)計(jì)好之后，可以根據(jù)具體電路要求將其相互組合，形成不同功能和性能的接口電路單元，如按邏輯控制傳輸?shù)男盘?hào)來分有輸入、輸出、輸入/輸出雙向、同相/反相、D觸發(fā)器/施密特觸發(fā)器；按驅(qū)動(dòng)電路單元中驅(qū)動(dòng)能力大小有小電流、大電流等；按電平轉(zhuǎn)換電路來分有：CMOS到TTL的接口或TTL到CMOS的接口；按抗ESD（HBM）能力大小有2 kV、4 kV等不同。如某輸入輸出單元具有施密特輸入、CMOS三態(tài)輸出、ESD（HBM）2 kV等功能。

3.2 版圖的可靠性設(shè)計(jì)

當(dāng)接口電路的單元電路設(shè)計(jì)好之后，就可進(jìn)行版圖設(shè)計(jì)。首先重點(diǎn)考慮各單元電路特別是ESD保護(hù)電路的版圖設(shè)計(jì)，其次考慮單元之間的布局設(shè)計(jì)，按各單元對(duì)內(nèi)部電路和外界的敏感程度依次擺放。設(shè)計(jì)好的接口電路的版圖僅僅通過與電路的一致性檢查是不夠的。由于許多失效現(xiàn)象在版圖設(shè)計(jì)時(shí)是無法預(yù)見或仿真的，只有到流片結(jié)束進(jìn)行可靠性試驗(yàn)時(shí)才能發(fā)現(xiàn)設(shè)計(jì)缺陷，給版圖設(shè)計(jì)帶來一定難度。因此，接口單元版圖并不遵從最小的設(shè)計(jì)規(guī)則來進(jìn)行，往往以加大面積換來可靠性性能的提升，綜合考慮接口電路的可靠性如驅(qū)動(dòng)能力、抗閂鎖、抗ESD能力等要求。設(shè)計(jì)完成的版圖單元包含了接口電路所有的功能，該單元具有等高等寬的外部形狀，單元的電源、地線的寬度和相對(duì)位置是統(tǒng)一的，以方便單元之間的拼接。

3.2.1 ESD保護(hù)電路的版圖設(shè)計(jì)

接口電路的單元最難設(shè)計(jì)的是ESD保護(hù)電路的版圖。因?yàn)樗陔娐返男酒娣e、ESD性能、保護(hù)結(jié)構(gòu)對(duì)電路特性如輸入信號(hào)完整性、電路速度、輸出驅(qū)動(dòng)能力等方面的影響進(jìn)行平衡考慮設(shè)計(jì)。同時(shí)，不同的工藝和電路，每個(gè)ESD版圖結(jié)構(gòu)都需要重新設(shè)計(jì)，相互之間缺少借鑒。且在版圖設(shè)計(jì)階段，由于缺少必要的軟件，很難對(duì)設(shè)計(jì)好的ESD版圖給出準(zhǔn)確的評(píng)價(jià)，只有在芯片流片結(jié)束后進(jìn)行ESD試驗(yàn)時(shí)才能確認(rèn)其抗ESD能力，如果抗ESD能力達(dá)不到要求，需要反復(fù)優(yōu)化ESD版圖，直至其滿足要求。

ESD保護(hù)電路只是設(shè)計(jì)了一些ESD結(jié)構(gòu)，但對(duì)于版圖設(shè)計(jì)來說，設(shè)計(jì)的版圖僅僅通過與電路的一致性檢查是不夠的。如何設(shè)計(jì)這些結(jié)構(gòu)、如何放置這些結(jié)構(gòu)、如何利用工藝規(guī)則提高ESD的能力，對(duì)版圖設(shè)計(jì)是一個(gè)綜合考驗(yàn)，不能忽略哪怕一個(gè)很小的細(xì)節(jié)問題，而這往往正是ESD設(shè)計(jì)薄弱的地方。正因?yàn)槿绱耍峁┮恍〦SD設(shè)計(jì)準(zhǔn)則全面考量ESD設(shè)計(jì)能力顯得更有意義，以下試舉了一些ESD設(shè)計(jì)準(zhǔn)則：

（1）對(duì)所有的管腳進(jìn)行ESD保護(hù)設(shè)計(jì)，對(duì)全芯片進(jìn)行ESD設(shè)計(jì)，提高全芯片的抗ESD能力；

（2）嚴(yán)格遵從工藝廠家提供的ESD設(shè)計(jì)規(guī)則進(jìn)行版圖設(shè)計(jì)，盡量做到均勻設(shè)計(jì)，避免出現(xiàn)薄弱的地方；

（3）在ESD版圖設(shè)計(jì)中進(jìn)行熱設(shè)計(jì)，為了使熱量分布均勻，適當(dāng)增加漏端接觸孔到多晶硅柵的距離；

（4）在ESD版圖設(shè)計(jì)中進(jìn)行電場(chǎng)設(shè)計(jì)，為了使電場(chǎng)不在拐角處過分集中，在拐角處要用45°或135°走線；

（5）在ESD版圖設(shè)計(jì)中進(jìn)行布線設(shè)計(jì)，在電源地線設(shè)計(jì)時(shí)，ESD保護(hù)結(jié)構(gòu)的電源地線盡量與內(nèi)部走線分開，走線盡可能寬，減小走線的電阻，走線上要盡可能多地增加阱與襯底的接觸孔，形成電源地間的電壓箝位及ESD電流泄放通道。

3.2.2 布局設(shè)計(jì)

接口電路的版圖布局設(shè)計(jì)主要考慮各單元電路在版圖中的位置和電源地保護(hù)環(huán)的位置進(jìn)行設(shè)計(jì)。一般按照單元電路對(duì)內(nèi)部電路和外界的敏感程度大小，依次遠(yuǎn)離內(nèi)部電路。圖4（a）為一個(gè)接口電路的布局示意圖，圖中合理安排邏輯控制及電平轉(zhuǎn)換電路、ESD保護(hù)電路等的位置，通過設(shè)置不同電源地保護(hù)環(huán)對(duì)各單元電路進(jìn)行隔離，來提高電路抗閂鎖能力，提高接口電路的可靠性。圖4（b）為一個(gè)多電源保護(hù)環(huán)接口單元的版圖，圖中將焊盤、ESD電路、邏輯電路依次遠(yuǎn)離外界擺放，并且對(duì)地、對(duì)電源的保護(hù)管分開設(shè)計(jì)，ESD之間、ESD和邏輯電路之間插有電源地（VDD33、VSSD）的保護(hù)環(huán)，適當(dāng)加大了布線的寬度和間距。需要注意不同單元電路使用不同的電壓，如邏輯電路的電源地為VDD18（1.8 V）和VSS，ESD保護(hù)電路的電源地為VDD33（3.3 V）和VSSD。

圖4 接口電路版圖

設(shè)計(jì)完成的版圖單元包含了接口電路所有的功能，可以按照抗ESD能力的大小形成不同的設(shè)計(jì)庫，如抗ESD 2 kV的庫、或抗ESD 4 kV的庫，里面包含了各種要求的版圖單元，如按接口電路單元的類型進(jìn)行區(qū)分，有輸入單元、輸出單元、I/O單元、不同電源單元、地單元等的版圖，最終都是以等高的標(biāo)準(zhǔn)單元結(jié)構(gòu)形式出現(xiàn)，單元的電源、地線的寬度和相對(duì)位置是統(tǒng)一的，以方便單元之間的拼接。

完成的版圖具有等高等寬的外部形狀，單元的電源、地線的寬度和相對(duì)位置是統(tǒng)一的，以方便單元之間的拼接。設(shè)計(jì)好的接口電路單元，可形成設(shè)計(jì)庫，如供版圖設(shè)計(jì)時(shí)調(diào)用，引用經(jīng)過驗(yàn)證的接口電路單元，形成與電路的接口單元相對(duì)應(yīng)的版圖單元。

3.3 封裝設(shè)計(jì)對(duì)接口電路可靠性的影響

所有的集成電路最終都要和外部電路相連，這是通過熱壓、超聲鍵合等封裝方式，用細(xì)金屬絲把芯片焊盤與管殼的引線框架相連，成為一個(gè)封裝完整的集成電路成品。經(jīng)常出現(xiàn)芯片中測(cè)時(shí)各項(xiàng)性能指標(biāo)都非常好，但封裝后芯片出現(xiàn)信號(hào)串?dāng)_、時(shí)序變差、噪聲增加等性能降低的現(xiàn)象。究其原因，是在設(shè)計(jì)焊盤位置時(shí)，沒有仔細(xì)考慮焊盤之間的影響，另外，沒有考慮由于封裝所引入的寄生參數(shù)對(duì)電路性能產(chǎn)生的影響。因此，要使電路達(dá)到好的性能，需進(jìn)行封裝設(shè)計(jì)，以降低封裝設(shè)計(jì)對(duì)電路可靠性的影響。

在進(jìn)行芯片焊盤的布局設(shè)計(jì)時(shí)，按焊盤的重要性程度安排焊盤的位置，不將易受影響的焊盤放在一起，防止相互之間出現(xiàn)干擾。首先考慮重要的焊盤如時(shí)鐘、模擬輸入、地址輸入、數(shù)據(jù)輸出等焊盤位置。一般將它們放在芯片的中間位置，有利于芯片時(shí)鐘樹平衡生長(zhǎng)，有利于地址線的均勻布線，有利于數(shù)據(jù)輸出有相同的延時(shí)。其次考慮次要的焊盤如電源地、使能、控制等焊盤位置。在擺放電源地焊盤時(shí)，合理布置電源地的焊盤位置及個(gè)數(shù)，如在芯片上下分別放置了一對(duì)電源地焊盤，采用多電源路徑分離了等效電感，降低了線性情況下的電源波動(dòng)。在安排使能、控制焊盤擺放時(shí)，盡量遠(yuǎn)離模擬輸入信號(hào)，盡量不對(duì)其他的焊盤點(diǎn)產(chǎn)生影響。最后安排一些不重要的焊盤，如測(cè)試焊盤點(diǎn)等，如果有多余的焊盤位置，可考慮增加一些電源地的焊盤點(diǎn)，這樣能使供電更加充分。

在選擇電路的封裝形式時(shí)，要考慮封裝產(chǎn)生的寄生參數(shù)，主要有內(nèi)引線自感、外引線自感、外引線對(duì)地電容、外引線之間的互感以及外引線之間的電容。隨著芯片復(fù)雜度不斷提高，噪聲容限、功耗和特征尺寸不斷降低，這些寄生參數(shù)對(duì)整個(gè)電路系統(tǒng)電特性的影響日趨明顯，已不能簡(jiǎn)單將互連線視為無電阻、無電容、無電感的金屬導(dǎo)線。不同封裝類型的寄生參數(shù)有很大的差別，選擇合適的封裝類型來降低寄生參數(shù)，同時(shí)在電路仿真時(shí)要包含一個(gè)合理的封裝模型，并通過電路設(shè)計(jì)和版圖設(shè)計(jì)采取多種預(yù)防措施來減小封裝寄生參數(shù)對(duì)電路的影響。如在電路設(shè)計(jì)時(shí)加大接口電路抗干擾能力，在版圖設(shè)計(jì)時(shí)對(duì)敏感焊盤采用多個(gè)焊盤、多條內(nèi)引線和多個(gè)封裝管腳的辦法來降低等效電感，在關(guān)鍵的內(nèi)引線間插入穩(wěn)定的地線或電源線來減小電感之間的相互耦合。

另外，芯片的壓焊點(diǎn)和封裝引線位置一旦確定，通過縮短信號(hào)線長(zhǎng)度或增加信號(hào)線布線寬度等傳統(tǒng)方法優(yōu)化寄生參數(shù)的作用有限。因此可充分考慮封裝、PCB和芯片三者協(xié)同設(shè)計(jì)的方法和理念，不斷調(diào)整和優(yōu)化封裝寄生參數(shù)，以期改進(jìn)封裝的電特性，提高接口電路的性能和可靠性。

4 結(jié)束語

集成電路的可靠性是衡量電路的一個(gè)重要指標(biāo)，它依靠接口電路的可靠性設(shè)計(jì)而得到，接口電路可靠性設(shè)計(jì)的好壞決定了集成電路可靠性水平的高低。文中通過對(duì)接口電路中的ESD電路、電平轉(zhuǎn)換電路、驅(qū)動(dòng)電路等在電路、版圖設(shè)計(jì)中進(jìn)行可靠性設(shè)計(jì)，來提高集成電路的可靠性水平。同時(shí)分析了由于焊盤排列設(shè)計(jì)不合理和封裝產(chǎn)生的寄生參數(shù)對(duì)電路可靠性產(chǎn)生的影響，給出了一些建議，提出了芯片、封裝和PCB三者協(xié)同設(shè)計(jì)的方法和理念。

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