楊軼博，丁榮崢，孫少鵬，張順亮

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

1 概述

恒定加速度試驗(yàn)是考核高可靠集成電路結(jié)構(gòu)強(qiáng)度的重要手段，該項(xiàng)試驗(yàn)可暴露沖擊和振動(dòng)試驗(yàn)不一定能檢測出的機(jī)械結(jié)構(gòu)類型缺陷[1]。其通常用來考察陶瓷封裝封蓋、鍵合引線系統(tǒng)、芯片粘接及外殼結(jié)構(gòu)強(qiáng)度等。

恒加試驗(yàn)失效通常由三類因素所導(dǎo)致：

（1）結(jié)構(gòu)強(qiáng)度、工藝設(shè)計(jì)不合理；（2）封裝工藝缺陷；（3）試驗(yàn)不當(dāng)引起的問題。

采用AutoCAD二維繪圖軟件結(jié)合工程經(jīng)驗(yàn)設(shè)計(jì)陶瓷封裝在國內(nèi)還較普遍，但隨著集成電路多功能、高集成、高性能方向的快速發(fā)展，封裝結(jié)構(gòu)復(fù)雜程度提高（如雙腔、多腔、堆疊封裝等）。設(shè)計(jì)導(dǎo)致結(jié)構(gòu)強(qiáng)度不足的問題往往在考核試驗(yàn)后才能被發(fā)現(xiàn)[2]。

封裝設(shè)計(jì)必須引入模擬仿真手段，這不僅在國際和國內(nèi)高端封裝企業(yè)取得了成功，更是機(jī)械、電力、航空、航天、船舶等高端制造業(yè)普遍采用的設(shè)計(jì)手段。結(jié)合工程實(shí)際的模擬仿真可充分論證封裝設(shè)計(jì)方案，消除早期設(shè)計(jì)存在的各種缺陷；亦可對部分工序進(jìn)行模擬，優(yōu)化工藝參數(shù)，降低工藝樣品設(shè)計(jì)-試驗(yàn)-驗(yàn)證分析的成本并縮短研發(fā)周期；還可結(jié)合機(jī)械結(jié)構(gòu)試驗(yàn)和結(jié)構(gòu)失效情況，對封裝電路進(jìn)行失效分析，找出失效原因及失效機(jī)理。

本文針對陶瓷封裝電路CQFP256在20 000 g恒加試驗(yàn)中出現(xiàn)的瓷體開裂情況，利用Ansys Workbench平臺(tái)軟件，模擬電路恒加試驗(yàn)條件，并結(jié)合電路失效情況進(jìn)行仿真結(jié)果分析，找出瓷體開裂的原因并優(yōu)化改進(jìn)，解決了該款電路結(jié)構(gòu)失效問題。

2 恒定加速度試驗(yàn)及電路失效情況

試驗(yàn)選5只CQFP256封裝電路，按GJB548B方法2001.1條件D（20 000 g）進(jìn)行試驗(yàn)。夾具材料為聚四氟乙烯，夾具設(shè)計(jì)留出兩個(gè)凹槽，使陶封電路裝入夾具后，瓷體和蓋板受到夾具約束。在恒加試驗(yàn)過程中，夾具為電路提供支撐力，以抵消20 000 g離心作用。電路與夾具裝配情況如圖1所示。

圖1 電路與夾具裝配及恒加試驗(yàn)受力情況

試驗(yàn)后，5只電路均出現(xiàn)瓷體開裂，裂紋位于熱沉四個(gè)頂角中的某一角處的陶瓷上，貫通整個(gè)瓷體。帶熱沉的瓷體面裂紋周圍有白色粉末；帶蓋板的瓷體面裂紋周圍無白色粉末，詳見圖2。

圖2 4只CQFP256瓷體開裂照片（圈出部分為裂紋源）

顯然，裂紋產(chǎn)生是由于20 000 g恒加動(dòng)載荷在陶瓷材料內(nèi)部產(chǎn)生過大的應(yīng)力，超出了陶瓷材料抗拉強(qiáng)度或抗彎強(qiáng)度。

3 恒加試驗(yàn)?zāi)M及仿真分析

采用Ansys Workbench平臺(tái)軟件進(jìn)行模擬仿真。利用“Geometry”模塊建立CQFP256的三維簡化模型，利用“Static Structural”模塊模擬試驗(yàn)條件進(jìn)行材料加載、網(wǎng)格劃分和求解計(jì)算。

3.1 封裝電路結(jié)構(gòu)

電路采用CQFP256封裝形式，芯片與熱沉互連采用高溫導(dǎo)電膠粘接形式，并用引線鍵合方式與陶瓷完成互連，熱沉嵌入陶瓷外殼中，蓋板用金錫合金熔封于陶瓷外殼上。電路整體采用氣密性封裝形式。封裝裝配結(jié)構(gòu)如圖3所示。

圖3 CQFP256封裝裝配結(jié)構(gòu)示意圖

3.2 理想試驗(yàn)條件仿真及分析

3.2.1 電路仿真建模

為了后續(xù)仿真過程減小網(wǎng)格劃分和仿真計(jì)算量，對電路進(jìn)行簡化，簡化依據(jù)和結(jié)果如下：

（1）Φ30 μm鍵合絲和0.15 mm/0.22 mm外引腳（本身已受到夾具支撐）相對于蓋板、熱沉和瓷體的質(zhì)量，可忽略不計(jì)，故對瓷體開裂幾乎無貢獻(xiàn)作用，省略不建模；

（2）芯片與外殼是緊密結(jié)合的整體，試驗(yàn)中也未分離，將芯片和導(dǎo)熱膠的質(zhì)量合并至熱沉上，而不獨(dú)立建模。

CQFP256恒加試驗(yàn)簡化的電路模型如圖4所示。模型中包含柯伐蓋板、陶瓷外殼和加入芯片和導(dǎo)電膠質(zhì)量的等效熱沉。

圖4 CQFP256電路簡化模型

3.2.2 電路與夾具裝配建模

理想試驗(yàn)條件下，電路放入夾具后，瓷體、蓋板分別與夾具完全貼合。盡管在試驗(yàn)過程中，陶瓷外殼與聚四氟乙烯夾具由于材料彈性模量不同，產(chǎn)生變形量有差異，導(dǎo)致部分緊貼部分分離，但仿真軟件的求解器會(huì)根據(jù)所設(shè)置條件在計(jì)算過程中體現(xiàn)出這一物理過程，因此不必人為干預(yù)。

瓷體尺寸略小于夾具內(nèi)腔尺寸，因此在平面方向上無約束（電路可在腔體中晃動(dòng)），夾具僅為電路提供反向支持力。為減小網(wǎng)格劃分和仿真的計(jì)算量，對夾具進(jìn)行簡化，僅保留與瓷體和蓋板接觸的部分，電路-夾具裝配簡化模型如圖5所示。

圖5 電路-夾具裝配簡化模型

3.2.3 仿真設(shè)置

建立仿真分析流程[3]，再將建立的模型數(shù)據(jù)導(dǎo)入仿真模塊“Static Structural”。建模和仿真流程如圖6所示。

圖6 電路恒加仿真流程

（1）材料參數(shù)賦值

賦予各組件材料參數(shù)。各組件材料參數(shù)如表1。

表1 各組件材料參數(shù)

（2）網(wǎng)格劃分

對所有組件進(jìn)行網(wǎng)格劃分，采用四面體網(wǎng)格劃分方式，對失效區(qū)域附近進(jìn)行網(wǎng)格加密，以增加計(jì)算結(jié)果精度。圖7為隱去夾具只顯示電路的網(wǎng)格劃分結(jié)果。

（3）離心載荷和支撐約束加載

20000g離心載荷及夾具對電路的支撐約束力加載后的情況如圖8所示。

（4）仿真結(jié)果分析

完成以上設(shè)置后，Ansys Workbench自動(dòng)進(jìn)行計(jì)算，并給出結(jié)果。

陶瓷為脆性材料，因此需用最大主應(yīng)力理論作失效判據(jù)[4]。只查看陶瓷區(qū)域的最大主應(yīng)力，其最大值出現(xiàn)在熱沉一面的陶瓷區(qū)域，約為80 MPa（如圖9）。

圖7 網(wǎng)格劃分結(jié)果

圖8 離心載荷和支撐約束力加載

圖9 理想試驗(yàn)條件下陶瓷上最大主應(yīng)力分布（帶熱沉一面）

CQFP256陶瓷材料抗拉強(qiáng)度約為150 MPa，抗彎強(qiáng)度約350 MPa[5]，遠(yuǎn)大于80 MPa的計(jì)算結(jié)果。對比圖1與圖9，可以看出最大主應(yīng)力出現(xiàn)的位置與失效開裂位置不符。因此認(rèn)為，在理想試驗(yàn)條件下，即夾具與電路完全貼合接觸的情況下，瓷體不會(huì)開裂失效。

仿真結(jié)果與實(shí)際電路失效情況完全不符，因此我們須考察非理想試驗(yàn)條件下的應(yīng)力分布情況。

3.3 非理想試驗(yàn)條件下仿真及分析

實(shí)際夾具與外殼接觸部分目測有內(nèi)腔銑刀痕跡，邊角處也未完全銑掉。

用激光測量顯微鏡測量其平整度等尺寸，發(fā)現(xiàn)留給蓋板的夾具腔體較淺，與蓋板接觸的夾具部分（圖11中黑色區(qū)域）將蓋板頂起，導(dǎo)致瓷體懸空，如圖10所示。恒加試驗(yàn)夾具實(shí)物如圖11所示。

圖10 實(shí)際電路-夾具裝配示意圖

圖11 實(shí)際夾具照片

在理想試驗(yàn)條件的模型基礎(chǔ)上進(jìn)行修改，刪除與瓷體貼合的夾具部分，即刪去圖5中夾具約束瓷體的部分。其余不變。

仿真流程與3.2節(jié)中內(nèi)容相同。采用相同的仿真流程，完成材料參數(shù)賦值、網(wǎng)格劃分、離心載荷和支撐約束力加載，進(jìn)行仿真計(jì)算。

計(jì)算完畢，查看瓷體最大主應(yīng)力情況，發(fā)現(xiàn)其最大值位于熱沉四角附近的陶瓷上，與實(shí)際瓷體開裂情況一致。此外，最大主應(yīng)力值約為770 MPa，遠(yuǎn)大于陶瓷的抗拉強(qiáng)度（150 MPa）和抗彎強(qiáng)度（350 MPa）。這表明，在蓋板受約束而瓷體懸空的非理想情況下（實(shí)際試驗(yàn)情況），陶瓷必然發(fā)生開裂，如圖12所示。

4 夾具改進(jìn)及試驗(yàn)驗(yàn)證情況

根據(jù)仿真結(jié)果暴露的問題，針對性地對試驗(yàn)條件進(jìn)行改進(jìn)。在夾具表面預(yù)先鋪一層塑性物質(zhì)，而后將電路放入夾具中。恒加試驗(yàn)過程中，瓷體懸空部分和夾具腔體之間的空隙被塑性材料填滿，整個(gè)電路幾乎完全受到支撐力作用，接近3.2節(jié)所述的理想試驗(yàn)條件。改進(jìn)后，4只CQFP256封裝電路重新進(jìn)行了20 000 g恒加試驗(yàn)，全部通過考核驗(yàn)證，未出現(xiàn)任何機(jī)械結(jié)構(gòu)失效問題。

圖12 非理想試驗(yàn)條件下瓷體最大主應(yīng)力分布（帶熱沉一面）

5 結(jié)論

利用Ansys Workbench專業(yè)結(jié)構(gòu)設(shè)計(jì)仿真軟件，對陶瓷封裝電路恒定加速度試驗(yàn)中結(jié)構(gòu)失效進(jìn)行了模擬和仿真分析，準(zhǔn)確分析出熱沉四角附近瓷體開裂的原因，從理論上詳細(xì)闡明了結(jié)構(gòu)失效的機(jī)理。并根據(jù)仿真分析結(jié)果，提出了問題解決的措施，節(jié)約了成本，縮短了產(chǎn)品改進(jìn)周期。陶封電路恒加試驗(yàn)失效分析、仿真分析與設(shè)計(jì)優(yōu)化，可對電路封裝結(jié)構(gòu)失效分析產(chǎn)生普遍的理論指導(dǎo)意義。

[1] 微電子器件試驗(yàn)方法和程序[M]. 2005.

[2] 劉勇，梁利華. 微電子器件及封裝的建模與仿真[M]. 北京：科學(xué)出版社，2010.

[3] 姜濤. Ansys Workbench培訓(xùn)手冊[Z]. 2011.

[4] S P Timoshenko. 彈性理論[M]. 北京：清華大學(xué)出版社，2007.

[5] IWASAKI, AICHI. NTK HTCC Package General Design Guide [Z]. 2008.