李致成，趙冬娥，張 坤，溫星曦，張文靜

(中北大學(xué)電子測(cè)試技術(shù)重點(diǎn)實(shí)驗(yàn)室，儀器科學(xué)與動(dòng)態(tài)測(cè)試教育部重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051)

對(duì)于高速運(yùn)動(dòng)目標(biāo)速度的測(cè)量，目前有多種方法，按測(cè)量原理可分成3 類:瞬時(shí)速度測(cè)量法，平均速度測(cè)量法和多普勒原理測(cè)量法，每種測(cè)量方法各有特點(diǎn)［1］。而瞬時(shí)速度測(cè)量法，主要是通過(guò)某種傳感器對(duì)在一定距離內(nèi)運(yùn)動(dòng)的時(shí)間進(jìn)行計(jì)算處理實(shí)現(xiàn)的。在如今，高速運(yùn)動(dòng)目標(biāo)的速度獲得，需要采集大量的數(shù)據(jù)以分析和研究運(yùn)動(dòng)目標(biāo)的運(yùn)動(dòng)參數(shù)，為此需要將大量高數(shù)據(jù)進(jìn)行實(shí)時(shí)、穩(wěn)定的存儲(chǔ)。

隨著所探測(cè)目標(biāo)運(yùn)動(dòng)速度的提高和數(shù)據(jù)采樣率都大為提高，這就對(duì)數(shù)據(jù)存儲(chǔ)設(shè)備的性能提出了更高的要求:一、高速性，存儲(chǔ)器的存儲(chǔ)速率必須要和采樣數(shù)據(jù)的傳輸速率相匹配;二、大容量，長(zhǎng)時(shí)間的高速數(shù)據(jù)采集必然會(huì)產(chǎn)生大量的數(shù)據(jù)流;三、可靠性，在各種條件下的工作性能穩(wěn)定，存儲(chǔ)數(shù)據(jù)的正確性必須得到充分的保障［2］。針對(duì)以上要求，本文提出一種基于FPGA 與NAND Flash 實(shí)現(xiàn)的高速大容量數(shù)據(jù)存儲(chǔ)器。

1 高速運(yùn)動(dòng)目標(biāo)信號(hào)簡(jiǎn)介

高速運(yùn)動(dòng)目標(biāo)信號(hào)可以認(rèn)為是基于時(shí)間的電平變化信號(hào)，在運(yùn)動(dòng)目標(biāo)未通過(guò)傳感器以前，是一個(gè)相對(duì)穩(wěn)定的電平信號(hào)，當(dāng)運(yùn)動(dòng)目標(biāo)兩次通過(guò)相距固定距離的傳感器時(shí)，獲得兩個(gè)相距一定時(shí)間的變化量，通過(guò)計(jì)算兩次變化量所相差的時(shí)間，通過(guò)公式:

式中，s 表示兩個(gè)傳感器的距離;t 表示兩次電平變化量相隔的時(shí)間;v 表示運(yùn)動(dòng)目標(biāo)的瞬時(shí)速度。其中運(yùn)動(dòng)目標(biāo)的瞬時(shí)速度是我們感興趣的對(duì)象，因?yàn)閮蓚€(gè)傳感器之間的距離可以相對(duì)比較近，可以忽略加速度的因數(shù)，通過(guò)對(duì)采集數(shù)據(jù)中目標(biāo)信號(hào)的提取、分析就可以得兩次電平變化量相隔的時(shí)間的信息，而這些都是以采集數(shù)據(jù)的準(zhǔn)確存儲(chǔ)記錄作為前提。

2 存儲(chǔ)系統(tǒng)方案設(shè)計(jì)

2.1 主要的性能指標(biāo)

1)存儲(chǔ)容量:16GB

2)存儲(chǔ)速率:150 Mbps

3)接口方式:采編單元數(shù)據(jù)通過(guò)LVDS 接口傳送給數(shù)據(jù)存儲(chǔ)記錄儀，其中包括8 位并行數(shù)據(jù)、一位同步時(shí)鐘、一個(gè)啟動(dòng)信號(hào)(持續(xù)10 ms 的高電平)。

4)可靠性:保證存儲(chǔ)系統(tǒng)在各種極端條件下能正常工作，數(shù)據(jù)不失真。

2.2 系統(tǒng)硬件構(gòu)成

整個(gè)系統(tǒng)設(shè)計(jì)時(shí)本著高可靠、低成本、低功耗的研制理念，采用模塊化設(shè)計(jì)思想，每個(gè)模塊都可以實(shí)現(xiàn)各自的功能且具有單獨(dú)的I/O 接口，將這些模塊組合在一起以實(shí)現(xiàn)整個(gè)系統(tǒng)的各項(xiàng)功能。該方案采用可編程邏輯器件FPGA 作為中央控制器實(shí)現(xiàn)各個(gè)模塊的互相通信以完成對(duì)數(shù)據(jù)的接收、存儲(chǔ)以及讀取操作。整個(gè)系統(tǒng)主要包含6 個(gè)部分:LVDS 接口電路、RS-422 接口電路、數(shù)字隔離電路、FPGA 控制模塊、存儲(chǔ)介質(zhì)以及讀數(shù)接口電路。系統(tǒng)原理框圖如圖1 所示。

圖1 系統(tǒng)原理框圖

系統(tǒng)上電后，RS-422 接口芯片使能有效，進(jìn)入接收狀態(tài)。當(dāng)RS-422 接收到持續(xù)20 ms 的高電平啟動(dòng)信號(hào)時(shí)，LVDS 接口芯片以及緩存FIFO 進(jìn)入工作狀態(tài)，這時(shí)在采編單元中完成模數(shù)轉(zhuǎn)換的信號(hào)經(jīng)過(guò)LVDS 接口電路轉(zhuǎn)變?yōu)門TL 信號(hào)然后緩存至FIFO，當(dāng)FIFO 幾乎寫滿時(shí)，再將數(shù)據(jù)送入FLASH 陣列進(jìn)行存儲(chǔ)。最終通過(guò)讀數(shù)接口將FLASH陣列中的數(shù)據(jù)上傳至計(jì)算機(jī)做后續(xù)的分析處理，整個(gè)過(guò)程由FPGA 進(jìn)行控制。

設(shè)計(jì)采用的FPGA(Field Programmable Gate Array)是XILINX 公司的spartan3 系列芯片XC3S200，這是一款高性能的微控制器:內(nèi)含可編程輸入輸出單元(IOB)、基本可編程邏輯單元(CLB)、完整的時(shí)鐘管理(DCM)、嵌入塊式RAM，以及豐富的布線資源。與傳統(tǒng)的單片機(jī)、DSP 等控制芯片相比具有開發(fā)周期短、集成度高、速度響應(yīng)快、功耗低和通用性好等特點(diǎn)，其內(nèi)部豐富的邏輯資源保證了各種組合和時(shí)序邏輯電路的實(shí)現(xiàn)。

LVDS(Low Voltage Differential Signaling)接口技術(shù)在數(shù)據(jù)傳輸上具有高速率、低功耗、低噪聲、低電磁干擾等特點(diǎn)，已被廣泛地應(yīng)用于高速數(shù)字系統(tǒng)設(shè)計(jì)中。這里選用了DS92LV010A 和DS92LV090A 芯片實(shí)現(xiàn)數(shù)據(jù)的傳輸和信號(hào)的電平轉(zhuǎn)換。

存儲(chǔ)介質(zhì)采用型號(hào)為K9WBG08U1M 的NAND Flash 芯片，存儲(chǔ)容量4GB。該芯片由兩片K9KAG08U0M 芯片組成，每片存儲(chǔ)容量2GB。一片K9WBG08U1M 含16348 個(gè)數(shù)據(jù)塊，每一塊包含64 頁(yè)，每一頁(yè)存儲(chǔ)容量為(4k+128)Byte，其中128Byte 為空閑區(qū)。它以頁(yè)為單位進(jìn)行擦寫，以塊為單位進(jìn)行擦除，命令、數(shù)據(jù)、地址采用同一總線，具有硬件數(shù)據(jù)保護(hù)功能。系統(tǒng)采用4 片K9WBG08U1M 進(jìn)行擴(kuò)展，使整個(gè)系統(tǒng)存儲(chǔ)容量達(dá)到16GB，滿足海量數(shù)據(jù)的實(shí)時(shí)記錄需要。

2.3 軟件設(shè)計(jì)

系統(tǒng)的軟件設(shè)計(jì)主要是指FPGA 的控制程序設(shè)計(jì)，它主要完成LVDS 信號(hào)的接收以及FLASH 芯片的數(shù)據(jù)寫、讀、擦除以及無(wú)效塊檢測(cè)操作。整個(gè)流程如圖2 所示。

圖2 系統(tǒng)軟件流程圖

為了實(shí)現(xiàn)數(shù)據(jù)的高速可靠存儲(chǔ)，軟件邏輯設(shè)計(jì)中采用了以下技術(shù):

1)對(duì)啟動(dòng)信號(hào)20 ms 的脈寬進(jìn)行多次判斷;

每隔5 ms 對(duì)啟動(dòng)信號(hào)進(jìn)行一次判斷，如果每次都有效，則進(jìn)入下一步操作。這樣可以防止由干擾引起的誤觸發(fā)，保證系統(tǒng)的正常運(yùn)行。

2)利用FPGA 內(nèi)部塊RAM 建立一個(gè)容量為64 kb 的FLSAH 無(wú)效塊信息列表;

由于工藝的緣故，NAND Flash 內(nèi)部存在隨機(jī)分布的無(wú)效塊，為了保證存儲(chǔ)數(shù)據(jù)的有效性，在寫入數(shù)據(jù)之前需進(jìn)行無(wú)效塊檢測(cè)。系統(tǒng)上電之后首先建立一個(gè)64 kb 大小的內(nèi)部RAM，然后對(duì)整個(gè)存儲(chǔ)介質(zhì)進(jìn)行無(wú)效塊檢測(cè)，并將每一塊的好壞信息存入RAM 中，建立一個(gè)無(wú)效塊檢測(cè)信息列表。之后的Flash 讀、寫及擦除操作全部基于該信息列表進(jìn)行，這樣既可以保證數(shù)據(jù)的有效操作又提高了數(shù)據(jù)的寫入讀出速度。

3)采用流水線思想對(duì)Flash 進(jìn)行寫操作;

Flash 在進(jìn)行頁(yè)編程操作時(shí)，分為兩個(gè)階段:數(shù)據(jù)加載階段和編程階段，編程階段自動(dòng)進(jìn)行，不需要外部的任何操作，其典型時(shí)間為200 μs，最大時(shí)間700 μs。按照設(shè)計(jì)要求存儲(chǔ)速率為21.25 MB/s(170 Mbps)，連續(xù)加載寫滿一頁(yè)需要的時(shí)間為:4 096B/21.25MB/s=192.8 μs。則寫滿7 頁(yè)所需時(shí)間為:7 ×192.8 μs=1 349.6 μs，遠(yuǎn)遠(yuǎn)大于一頁(yè)的最大編程時(shí)間，這樣就可以采用流水線方式對(duì)8 片K9KAG08U0M 進(jìn)行寫操作。首先對(duì)第一片F(xiàn)lash 進(jìn)行數(shù)據(jù)加載，加載完成后，第一片F(xiàn)lash 隨后進(jìn)入自動(dòng)編程階段;這時(shí)接著對(duì)第二片F(xiàn)lash 進(jìn)行數(shù)據(jù)加載，數(shù)據(jù)加載完成后，第二片F(xiàn)lash 進(jìn)入自動(dòng)編程階段;依次對(duì)八片F(xiàn)lash 進(jìn)行同樣的操作，當(dāng)?shù)诎似現(xiàn)lash 完成加載后，第一片的自動(dòng)編程結(jié)束，這樣又可以重復(fù)以上操作，直至整個(gè)數(shù)據(jù)存儲(chǔ)結(jié)束［3］，如圖3 所示。采用這種方式可以大幅度提高數(shù)據(jù)存儲(chǔ)速率。

4)讀寫數(shù)據(jù)時(shí)使用了ECC(Error Checking and Correction)校驗(yàn)技術(shù)。

圖3 流水線操作示意圖

在數(shù)據(jù)通信的過(guò)程中，由于各種干擾的影響或者個(gè)別芯片的讀寫失敗，會(huì)造成傳輸數(shù)據(jù)的錯(cuò)誤或丟失。為了盡可能降低傳輸過(guò)程中的誤碼率，提高存儲(chǔ)數(shù)據(jù)的完整性，這里使用ECC 校驗(yàn)技術(shù)來(lái)檢查恢復(fù)錯(cuò)誤數(shù)據(jù)，保障系統(tǒng)存儲(chǔ)數(shù)據(jù)的可靠性。具體算法分為四個(gè)步驟:

①Flash 寫數(shù)據(jù)時(shí)，同時(shí)生成寫校驗(yàn)碼，并將其存入當(dāng)前頁(yè)的備用存儲(chǔ)區(qū)間;

②讀取Flash 數(shù)據(jù)時(shí)，同時(shí)生成讀校驗(yàn)碼;

③將寫校驗(yàn)碼與讀校驗(yàn)碼兩者進(jìn)行異或比較;

④根據(jù)異或比較的結(jié)果判斷是否需要糾錯(cuò)。

3 系統(tǒng)測(cè)試及結(jié)果分析

為了驗(yàn)證存儲(chǔ)系統(tǒng)的可行性和可靠性，采用地面測(cè)試臺(tái)對(duì)其進(jìn)行了驗(yàn)證分析。其中圖4 所示是存儲(chǔ)器記錄的由地面測(cè)試臺(tái)發(fā)出的正弦信號(hào)曲線，采樣頻率20 MHz，可以看出存儲(chǔ)器真實(shí)的記錄了正弦信號(hào)信息，波形無(wú)異常。經(jīng)過(guò)多次測(cè)試表明該系統(tǒng)能夠完成對(duì)高速運(yùn)動(dòng)目標(biāo)運(yùn)動(dòng)數(shù)據(jù)的存儲(chǔ)任務(wù)，可靠性較高。

圖4 存儲(chǔ)器回讀波形(地面測(cè)試臺(tái)發(fā)出)

4 結(jié)論

本文提出一種高速大容量數(shù)據(jù)存儲(chǔ)系統(tǒng)，經(jīng)過(guò)測(cè)試表明該系統(tǒng)能夠?qū)崿F(xiàn)高速運(yùn)動(dòng)目標(biāo)數(shù)據(jù)的存儲(chǔ)，其數(shù)據(jù)存儲(chǔ)速率及可靠性滿足系統(tǒng)設(shè)計(jì)任務(wù)的要求，具有很高的實(shí)用價(jià)值。

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