翟羽佳，王 奎

（1.船舶重工集團公司723所，揚州225001；2.中國航天科工集團8511所，南京210007）

0 引 言

在現(xiàn)代電子對抗中，寬帶數(shù)字接收機的重要性越來越多地被顯示出來。隨著雷達技術(shù)的不斷發(fā)展，傳統(tǒng)接收機已經(jīng)無法滿足對帶寬越來越寬的新型雷達信號的接收需要。針對現(xiàn)代雷達的信號特征，接收機必須具有足夠?qū)挼妮斎霂捀采w范圍、大的瞬時動態(tài)范圍、較高的頻率分辨率以及對高密集度信號的高速實時處理能力［1］?；诂F(xiàn)場可編程門陣列（FPGA）的寬帶數(shù)字接收機使得這一需要變得切實可行，而信道化技術(shù)的應(yīng)用更使得系統(tǒng)可以擁有更高的靈敏度、更高的信道一致性以及處理同時到達的多信號的能力（前提是信道能將這些信號區(qū)分開來）［2－3］。同時，基于FPGA 的寬帶數(shù)字信道化接收機擁有更小的體積、更輕的質(zhì)量，因此，同等條件下，它可以接收更多通道的信號來適應(yīng)更加廣泛的需求。

1 數(shù)字信道化接收機原理

數(shù)字接收機接收微波前端下變頻處理過的模擬中頻信號后，經(jīng)過帶通采樣，再對采樣數(shù)據(jù)進行信道化處理，然后對信道化之后的數(shù)據(jù)進行信號檢測，并計算頻率、幅度、相位、脈寬、到達時間等參數(shù)，最后對這些參數(shù)信息編碼得到脈沖描述字（PDW）碼。在電子戰(zhàn)數(shù)字化偵察接收機中，信道化處理是最重要、最復雜的環(huán)節(jié)之一，與之對應(yīng)的模擬處理環(huán)節(jié)就是濾波器組。因此，數(shù)字信道化可以看成是一個數(shù)字濾波器組的濾波過程［2］。相對于模擬濾波器組而言，數(shù)字濾波器組中的每個濾波器的一致性可以控制得比較好，不需要用編碼器對濾波器之間的性能差異進行補償，因此可以降低編碼器的設(shè)計難度［4－7］，同時還可以不受溫度影響。

實現(xiàn)數(shù)字濾波器組的直接方法是對每個濾波器進行獨立設(shè)計，如圖1所示。其中：xk（nT），k＝0，1，2，…，N－1，N 為數(shù)字濾波器子帶數(shù) ；hk（nT），k＝0，1，2，…，N －1，表 示 第k 個 低 通 濾 波 器 ；yk（nT），k＝0，1，2…N－1，表示數(shù)字濾波器組的輸出；D為抽取間隔。

圖1 基于低通濾波器組的數(shù)字信道化接收機結(jié)構(gòu)

這樣的方法靈活度很高，但是其運算量非常大，不利于工程應(yīng)用；同時，大量的中間數(shù)據(jù)沒有被利用，造成了資源的浪費。

為了獲得均衡的信道特征，通常情況下會采用均勻濾波器組。目前為止，大部分信道化接收機中所用的數(shù)字濾波器組都是基于多相濾波結(jié)構(gòu)的［8］。

數(shù)字濾波器H（z）的多相濾波結(jié)構(gòu)一般表示為：

每個濾波器Ek（zD）的階數(shù)為 H（z）的1／N，大大降低了對運算速度的要求，易于在FPGA中實現(xiàn)，同時還可以降低傳統(tǒng)濾波器濾波運算后的累計誤差。

將抽取提前，可得數(shù)字濾波器多相結(jié)構(gòu)的等效結(jié)構(gòu)，這樣過濾了很多不需要計算的數(shù)據(jù)點，大大提高了計算效率［9］，其結(jié)構(gòu)如圖2所示。

N點FFT的第k個分量的輸出可以寫成：

圖2 數(shù)字濾波器的多相等效結(jié)構(gòu)

辯證評價人物，是高年級學生重點訓練的內(nèi)容。然而，面對學生課堂“過淺”的現(xiàn)狀，怎樣有效訓練呢？現(xiàn)結(jié)合《景陽岡》的辯論來談。

圖3 基于FFT模塊和多相濾波器組的數(shù)字信道化接收機結(jié)構(gòu)

目前，F(xiàn)FT算法在FPGA中的應(yīng)用已經(jīng)相當成熟，利用FFT算法比用單個濾波器設(shè)計在硬件上更容易實現(xiàn)，同時FFT模塊所需要的運算量也比獨立設(shè)計少得多。

當信道之間沒有重疊時，如果信號落在通帶邊緣時，可能會被判斷成錯誤的頻率。為了避免這一現(xiàn)象以及測頻模糊等問題，本接收機采用如圖4所示50%重疊信道的劃分方式，可以對信號進行無混迭無盲區(qū)覆蓋［10］，但是一個輸入信號同時落在2個相鄰信道上會產(chǎn)生虛假信號。在軟件中采用頻率參數(shù)估計的方法進行信道判決可以有效解決這一問題。

2 多通道寬帶數(shù)字信道化接收機的設(shè)計

本接收機輸入信號為10路模擬中頻信號，單板即能夠滿足大部分天線陣列的需求，有利于小型化的實現(xiàn)。信道化處理FPGA中通過數(shù)字濾波器組來分選不同頻率的信號，同時完成信號檢測、信道監(jiān)測、幅度計算、相位計算等功能并生成原始的PDW碼字；后端處理及控制FPGA接收信道化處理FPGA送來的I－Q信道數(shù)據(jù)以及原始PDW碼字，對信道的開關(guān)進行仲裁，同時對原始PDW碼字進行預(yù)分選和編碼，生成最終的PDW碼字并將該PDW碼字及編碼后的I－Q信道數(shù)據(jù)發(fā)送給信號處理器（DSP）；DSP根據(jù)天線陣列類型對I－Q信道數(shù)據(jù)和PDW碼字計算之后得到所需的各種參數(shù)信息。

圖4 50%無混疊無盲區(qū)信道劃分

本接收機硬件設(shè)計采用National Semiconductor公司的ADC10D1500芯片進行雙路采樣，該芯片采樣長度為10bit，理論上可以達到60dB的瞬時動態(tài)范圍，但是由于量化噪聲的存在，實際有效位數(shù)約為7.9bit，因此只能達到47dB左右的瞬時動態(tài)范圍。FPGA采用Altera公司的StratixIII系列芯片，擁有豐富的乘法器資源，能夠滿足高階濾波器組以及后端處理、控制的復雜需求。

多通道寬帶數(shù)字信道化接收機的軟件主要在FPGA中完成，主要分為數(shù)字信道化實現(xiàn)、幅度相位計算、精確頻率計算和信號檢測等模塊，部分軟件工作流程如圖5所示。

圖5 軟件工作流程圖

信號參數(shù)分析計算工作在DSP中完成，主要分為原始信號分析、PDW碼字分析和互相關(guān)矩陣分析；同時，DSP還完成對整機工作流程的控制工作。

3 設(shè)計中需要注意的問題

由于本系統(tǒng)的輸入信號路數(shù)較多，實現(xiàn)的功能較為復雜，因此在設(shè)計過程有一些重要問題必須得到解決。

3.1 時鐘同步設(shè)計

當系統(tǒng)中只有單片模數(shù)轉(zhuǎn)換器（ADC）芯片和FPGA芯片時，數(shù)據(jù)信號和時鐘信號進入FPGA之后經(jīng)過降速就可以直接使用；但是本系統(tǒng)有多片ADC芯片和信道化處理FPGA芯片，對9路信號并行處理，因此各路信號之間的相位需要嚴格的同步關(guān)系，這就導致相應(yīng)的ADC和FPGA器件的時鐘同步和時序約束顯得尤為重要。

在ADC芯片內(nèi)部，每路數(shù)據(jù)以采樣頻率降低1倍之后的數(shù)據(jù)率送至信道化處理FPGA，這個過程存在分頻模糊的問題。通過將ADC芯片設(shè)成主－從模式，然后用NIOS II控制所有ADC復位，再同時進入工作狀態(tài)，可以解決這一問題；再通過在FPGA中調(diào)節(jié)各鎖相環(huán)的輸出時鐘相位關(guān)系，可以很好地完成各信道化處理FPGA中的ADC高速數(shù)據(jù)信號及隨路時鐘之間的同步。

（2）FPGA同步

當系統(tǒng)中只有單片F(xiàn)PGA時，F(xiàn)PGA的工作時鐘由ADC提供的源同步時鐘分頻而來；但是多片F(xiàn)PGA同時工作時，若仍采用此方法則分頻模糊問題較之ADC同步更為嚴重，因此在本方案中使用其中一片信道化處理FPGA的時鐘同步其他FPGA；同時，ADC降速輸出的數(shù)據(jù)進入信道化處理FPGA。對于FPGA而言，數(shù)據(jù)率仍然很高，F(xiàn)PGA無法處理，因此需要再次降速，這個過程也需要進行時鐘同步。時鐘信號和數(shù)據(jù)信號之間的位同步、幀同步需要軟件時序設(shè)計來解決。

3.2 高速數(shù)據(jù)傳輸

信道化處理FPGA與后端處理及控制FPGA之間傳輸?shù)臄?shù)據(jù)率高達320Mbps，若是不加處理直接傳輸，誤碼率會非常高，從而導致接收機根本無法正常工作。本系統(tǒng)采用Altera FPGA的低壓差分信號（LVDS）接口，調(diào)用Quartus II平臺的altlvds＿tx和altlvds＿rx模塊來進行數(shù)據(jù)的發(fā)送和接收，將單端信號變?yōu)椴罘中盘杺鬏?，極大地減小了誤碼率。在軟件中使用數(shù)據(jù)訓練模塊，完成高速數(shù)據(jù)傳輸?shù)奈煌剑皇褂面i相環(huán)調(diào)節(jié)相位關(guān)系，完成高速數(shù)據(jù)傳輸?shù)膸健?/p>

3.3 電源與功耗設(shè)計

本系統(tǒng)由于ADC芯片、FPGA芯片較多，加之FPGA資源使用率很高，所以系統(tǒng)整體功耗很大，一方面增加了電源模塊的負擔，另一方面也帶來了更高的散熱。為了解決這一問題，本系統(tǒng)采用低功耗設(shè)計，各ADC芯片和FPGA芯片以及其他電路模塊分別由獨立的電源模塊供電，這樣就可以控制部分電路進入休眠狀態(tài)，減小總體功耗。

4 測試結(jié)果

本接收機在實驗室條件下實測結(jié)果與方案設(shè)計基本一致。

對頻率961MHz、功率－5dBm、脈寬4μs、重復周期7μs的中頻信號，本系統(tǒng)的I－Q數(shù)據(jù)及部分測試結(jié)果分別如圖6和圖7所示。

圖6 I－Q數(shù)據(jù)signaltap示意圖

圖7 批量測試結(jié)果

5 結(jié)束語

本文提出了一種基于FPGA的多通道寬帶數(shù)字信道化接收的工程實現(xiàn)方案，本接收機具有多輸入、高精度等特點；同時由于本系統(tǒng)各功能子系統(tǒng)采用模塊化實現(xiàn)，因此面對不同類型的天線需求時，可以根據(jù)實際情況對各功能模塊進行相應(yīng)的增減，應(yīng)用靈活而廣泛。但是仍需在高低溫環(huán)境下的穩(wěn)定性要求上作進一步的研究，以適應(yīng)更多不同場合的需求。

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