高維， 鄭鑫， 王鳳姣

（1.海裝兵器部，北京 100841；2.上海航天技術研究院，上海 201109；3.上海無線電設備研究所，上海 200090）

一種面向復合導引頭信號處理應用的SoC設計

高維1， 鄭鑫2， 王鳳姣3

（1.海裝兵器部，北京 100841；2.上海航天技術研究院，上海 201109；3.上海無線電設備研究所，上海 200090）

SoC技術應用于戰(zhàn)術武器型號具有較大的優(yōu)勢，隨著關鍵元器件自主化研制需求的增大，突破SoC應用于戰(zhàn)術武器型號中的關鍵技術，研制滿足軍用需求的高性能SoC已迫在眉睫。文章介紹了SoC的概念與關鍵技術，分析、歸納了某戰(zhàn)術型號復合導引頭信號處理平臺的通用需求，提出了一種采用AHB總線架構、集成32位RISC-CPU、專用算法IP核的SoC實現(xiàn)方案。

導引頭；信號處理；設計方案

0 引言

隨著戰(zhàn)場環(huán)境的日益復雜，為了適應不同作戰(zhàn)需求，彈載實時處理系統(tǒng)主要依靠大規(guī)模集成電路實現(xiàn)復雜處理算法和時序控制。當前彈載高速實時信息處理系統(tǒng)當前大多采用DSP＋FPGA模式，其中FPGA完成預處理功能，DSP實現(xiàn)后續(xù)的信息處理，具有極大的同構性，但是DSP＋FPGA等關鍵元器件主要通過進口實現(xiàn)，給自主化保障及技術創(chuàng)新帶來了限制。一方面，進口器件的關鍵等級與綜合成本居高不下提高了硬件成本；另一方面，國外長期的高科技封鎖也限制了國內(nèi)芯片研制、封裝的基礎能力，造成國內(nèi)高性能元器件的供給面臨日益嚴峻的形勢。

SoC（System on Chip）技術是一種系統(tǒng)集成技術，其核心思想是將專用算法電路、核心處理器以及外圍電路集成到一個芯片中，以具備更低的功耗、更高的可靠性以及更強的通用性等，更利于系統(tǒng)設計向小型化、通用化、低功耗、高可靠性的方向發(fā)展。

SoC技術以其固有的小型化、低功耗和平臺化特點與戰(zhàn)術武器型號小型化、低功耗和系列化發(fā)展要求相一致。同時，戰(zhàn)術武器型號批量大的特點、處理平臺通用化的趨勢也降低了SoC技術的開發(fā)成本。在關鍵元器件尤其是大規(guī)模集成電路受制于外的現(xiàn)實背景下，通過應用SoC技術，實現(xiàn)戰(zhàn)術武器型號關鍵元器件的自主保障，具有重要的戰(zhàn)略意義。

本文從SoC技術應用角度出發(fā)，介紹了SoC技術的特點以及當前在民用領域的設計思想和取得的成果，同時結合彈載平臺應用需求，提出了一種采用AHB總線架構、集成32位RISC-CPU、專用算法IP核的SoC設計方案。

1 SoC技術概述

SoC廣義上是指在一個芯片內(nèi)集成一個完整的系統(tǒng)，從而構成一個能夠?qū)崿F(xiàn)信號采集、轉換、存儲、處理、I/O等功能的集成系統(tǒng)[1]。SoC通常由主控單元、接口單元及一些功能模塊組成。主控單元通常是一個處理器；模塊單元主要包含集成傳感器、模擬電路、數(shù)字處理電路等[2]；接口單元包含IO接口、AD/DA接口、通信接口等。

根據(jù)SoC的定義，一個典型的SoC結構主要包括處理器、存儲控制器、存儲器、IO接口、ADC、時鐘、電源管理、部分外圍電路、內(nèi)部總線、總線控制器等。如圖1所示。

圖1 典型SoC結構

SoC一般具有如下特點：

a）具備強大的數(shù)據(jù)處理；

b）具備海量數(shù)據(jù)存儲能力；

c）具有靈活的軟硬件可編程能力[3]；

d）采用符合AMBA2.0標準的片上總線。

具體體現(xiàn)如下[4]：

a）一般采用超深亞微米工具技術實現(xiàn)；

b）是一個經(jīng)嵌入式微處理器、存儲設備和I/ O接口集成到一個芯片上的復雜系統(tǒng)；

c）是一個軟、硬件并存的系統(tǒng)；

d）采用可重用設計，即硬件部分采用IP核重用，軟件部分采用軟件構架重用；

e）由IP核、軟件構建和用戶自定義邏輯（UDL：User Defined Logics）模塊搭建而成。

與傳統(tǒng)的IC設計不同，SoC技術從整個系統(tǒng)的角度出發(fā)，把模型算法、芯片結構、各層次電路設計緊密集合起來考慮，在單個芯片上一次性完成了整個系統(tǒng)的功能[5]。

2 民用SoC設計思想及應用

SoC技術在當前民用市場3C產(chǎn)品中取得了成功的應用，這主要得益于SoC技術在功能、體積、性能以及產(chǎn)品研發(fā)周期上的優(yōu)勢。

我國在民用領域主要使用的處理內(nèi)核是ARM、MIPS等，主要以ARM為主，其典型架構如圖2所示?；贏RM的CPU內(nèi)核在功耗控制、媒體運算方面具有較大的優(yōu)勢，因而成為了面向民用3C市場的主流SoC系統(tǒng)架構。

圖2 面向消費類電子市場的基于ARM處理器內(nèi)核的典型SoC架構

由圖2可以看出民用SoC系統(tǒng)主要架構包含如下部分。

（1）系統(tǒng)主核

分為以下三部分：

a）主核：ARM core；

b）處理器：DSP core；

c）總線結構：AHB總線及APB總線控制單元，單總線結構。

（2）I/O接口及常用外設

分為以下五部分：

a）SPI模塊；

b）GPIO可復用；

c）UART控制器；

d）各類驅(qū)動I/O管理、控制時序邏輯生成集成接口；

e）高速DDR3存儲器等。

民用SoC系統(tǒng)的部分處理器及外設接口與當前軍用產(chǎn)品類似，可以作為軍用SoC系統(tǒng)設計的參考，但同時還需要明確兩者之間存在的差異，如硬件結構特點、操作系統(tǒng)選取與移植、應用軟件設計、軟件算法優(yōu)化等方面。面向軍用的專用總線協(xié)議在民用技術中積累較少，民用SoC系統(tǒng)的可靠性設計尚未達到軍用要求等也制約軍用SoC系統(tǒng)的開發(fā)與應用。

雖然軍用SoC系統(tǒng)的設計與開發(fā)存在較大困難，但是其低功耗、小型化以及高可靠性等方面的優(yōu)勢使得SoC產(chǎn)品成為軍用領域未來的主要產(chǎn)品。在軍用方面，雷達導引頭是SoC技術的一個重要應用領域。隨著導引頭系統(tǒng)復雜化，復合制導模式越來越多，復合導引頭大多涉及兩種或以上工作模式，不同模式需要具備獨立的工作環(huán)境以及系統(tǒng)間信息融合，導致導引頭系統(tǒng)較為龐大，使得小型化難度較大。與此同時，復合導引頭采用的控制器件和信號處理器件普遍靠國外進口，給國產(chǎn)化帶來較大阻礙。

本文根據(jù)民用SoC發(fā)展情況，借鑒其設計思想和成功應用經(jīng)驗，發(fā)展面向復合導引頭的SoC技術，設計主要面向系統(tǒng)級設計與驗證、IP核復用技術以及可測試性技術等，促使系統(tǒng)設計向小型化、通用化、低功耗、高可靠性的方向發(fā)展。

3 面向復合導引頭SoC設計

面向復合導引頭SoC設計是一個系統(tǒng)級軟硬件協(xié)同工作的過程，設計關鍵技術主要包含系統(tǒng)級設計及仿真驗證技術、標準IP核設計技術、可測試性技術等。

3.1 系統(tǒng)級設計與仿真驗證技術

隨著電子系統(tǒng)設計復雜度不斷增加，電子系統(tǒng)設計趨勢由早期的RTL級設計向電子系統(tǒng)級（ESL，Electronic System Level）設計方式演進。ESL設計包括SoC系統(tǒng)、FPGA系統(tǒng)、板上/多板級系統(tǒng)等。ESL設計中，系統(tǒng)的描述和仿真速度較高，可以保證充裕的時間來分析設計內(nèi)容。ESL設計不僅能應用在設計初期與系統(tǒng)架構規(guī)劃階段，亦能支持整個硬件與軟件協(xié)同設計的流程。系統(tǒng)級設計與仿真驗證流程圖如圖3所示。

系統(tǒng)級設計與仿真驗證設計主要包含：設計輸入及系統(tǒng)級描述形成階段、軟硬件劃分階段、軟硬件協(xié)同驗證階段、系統(tǒng)設計輸出階段。各階段的主要作用：

圖3 系統(tǒng)級設計與仿真驗證流程

a）設計輸入及系統(tǒng)級描述形成階段主要提出一種系統(tǒng)的結構并用語言描述該結構，即系統(tǒng)級描述；

b）軟硬件劃分階段根據(jù)系統(tǒng)級描述在高抽象層次上進行建模完成功能設計；

c）軟硬件協(xié)同驗證階段根據(jù)軟硬件劃分結果建立系統(tǒng)虛擬平臺，映射到硬件結構上，進行驗證與性能分析；

d）系統(tǒng)設計輸出階段主要完成驗證的軟件設計與硬件設計，形成完整的系統(tǒng)級設計，傳遞給下一級的設計作為輸入。

3.2 標準IP設計技術

基于IP復用的SoC技術是SoC設計的關鍵，標準IP核設計技術主要采用標準研制流程，根據(jù)標準的總線接口形式，開發(fā)彈載信號預處理專用算法IP核。航天應用IP設計的基本流程，如圖4所示。

圖4 航天應用IP設計的基本流程

圖4中定義關鍵特性是指對IP的需求定義，彈載高速實時信息處理SoC專用IP研制涉及核心處理器IP、外設IP、存儲器IP等資源，需要確保專用算法IP與外購IP之間的良好兼容性；規(guī)劃和制定設計規(guī)范包含功能設計規(guī)范、驗證規(guī)范、封裝規(guī)范、開發(fā)計劃，指導整個IP研制流程；模塊設計與集成針對軟核和硬核分別采用RTL級和專用設計以建立整體RTL模型，彈載信息處理專用算法IP核一般以軟核、固核形式提供，并且嵌入至SoC芯片原型FPGA代碼中進行功能性能的仿真、驗證；彈載高速實時信息處理SoC設計通過開放IP標準接口、規(guī)范等，構建航天標準IP庫，實現(xiàn)IP核產(chǎn)品化和IP核入庫。

3.3 可測試性設計技術

根據(jù)芯片完成后的測試需求，針對不同的模塊電路設計不同的測試單元，以便芯片流片后具備測試內(nèi)部模塊功能的能力。當前IC設計的趨勢是基于IP復用的SoC技術，彈載高速實時信息處理SoC系統(tǒng)中包含了多核處理器IP、存儲器IP、各類接口IP等模塊?？蓽y性設計針對SoC設計流程和系統(tǒng)級DFT的特點，其設計流程如圖5所示。

圖5 測試流程設計

此外，在數(shù)字電路測試中，用于存儲器測試的存儲器內(nèi)建自測（BIST，Built-In-Self-Test），用于組合邏輯測試的掃描測試和用于板級連接測試的邊界掃描測試等測試技術中，存儲器內(nèi)建自測集中于低功耗技術和在其它模塊測試中的適用性；掃描測試技術側重在滿足測試要求同時減小測試時間和功耗、測試電路時序、向量壓縮等；采用邊界掃描測試，降低測試所需時間，此外采用各種EDA工具進行綜合測試。

4 功能模型搭建

4.1 系統(tǒng)構架

彈載高速實時信息處理SoC系統(tǒng)采用CPU作為主控核心，負責整個系統(tǒng)資源調(diào)度；以DSP作為核心數(shù)據(jù)處理器，主要實現(xiàn)彈載系統(tǒng)復雜算法；專用算法單元作為預處理加速器，用于實現(xiàn)由回波接收到完成預處理的全部流程；此外，還包含共享外設作為SoC的對外接口，分為慢速接口與快速接口，分別實現(xiàn)與慢速設備的信息交互及大規(guī)模的數(shù)據(jù)傳輸。彈載高速實時信息處理SoC系統(tǒng)總體架構如圖6所示。

圖6所示彈載高速實時信息處理SoC系統(tǒng)主核及外設接口部分配置如下：

圖6 系統(tǒng)總體架構

（1）系統(tǒng)主核

可分為以下五部分：

a）MINI-ARM：系統(tǒng)主核，32-bit RISC CPU，兼容ARM 920程序；

b）處理器：高性能浮點FPU*4，每個2GFLOPS，65 nm工藝；

c）總線結構：AHB總線及APB總線控制單元，單總線結構；

d）共享存儲空間：16*2*32kB片上Embedded SRAM；

e）控制器：DMA控制器、中斷控制器等。

（2）I/O接口及常用外設

可分為以下七部分：

a）EMIF并行傳輸接口；

b）RapidIO快速串行接口；

c）SPI模塊（含主從模式）；

d）GPIO可復用；

e）UART控制器；

f）其它配合高速ADC/DAC的數(shù)據(jù)傳輸與各類驅(qū)動I/O管理、控制時序邏輯生成集成接口；

g）高速DDR3存儲器等。

4.2 互聯(lián)技術

彈載高速實時信息處理SoC系統(tǒng)包含豐富的接口資源，包含并行處理接口EMIF，高速串行接口RapidIO等，以及SPI、UART等慢速接口，彈載高速實時信息處理SoC系統(tǒng)設計總線架構下掛于AHB、APB的主要外設承擔與外部系統(tǒng)芯片、電路通信的任務。系統(tǒng)所有接口及其與外設連接，如圖7所示。

由圖7可知，掛于AHB、APB總線的設備中AD/DA接口主要用于模擬信號采集和數(shù)字信號輸出，經(jīng)系統(tǒng)總體論證，總帶寬不小于Gbps。UART接口用于低速率、小批量數(shù)據(jù)傳輸或多處理器間控制信息的傳輸；GPIO接口用于多處理器間的控制信息傳輸、多處理器間的任務同步等。GPIO接口包含較為豐富的資源，一部分用于驅(qū)動接收機、伺服機構等，另一部分用于其他組合的驅(qū)動。

圖7 系統(tǒng)總體互聯(lián)關系

除掛于AHB、APB總線的接口，系統(tǒng)還包含高速接口設備，Rapid IO接口用于海量數(shù)據(jù)搬移，為達到穩(wěn)定傳輸，1ⅩRapidIO速率可達2.5 Gbps，4ⅩRapidIO可實現(xiàn)10 Gbps的數(shù)據(jù)交換；EMIF外設訪問接口包含豐富并行資源，采用64根并行數(shù)據(jù)線，可實現(xiàn)達800 MBps的數(shù)據(jù)傳輸，該接口可同時用于SoC啟動程序加載，接口具備復用功能；SoC可以通過SDRAM接口與片外大容量存儲設備進行高速數(shù)據(jù)讀寫操作，可支持大1 600 Mbps的數(shù)據(jù)讀寫操作。

4.3 專用算法

彈載信號處理系統(tǒng)中典型信號處理包含回波采集、下變頻預處理、脈沖壓縮以及回波數(shù)據(jù)處理等，彈載高速實時信息處理SoC系統(tǒng)設計采用標準IP核設計技術，針對上述信號處理模塊自主形成專用航天標準IP核，根據(jù)SoC總體設計，主要IP核包含以下四種：

（1）通用數(shù)字下變頻IP

具備多路采樣數(shù)據(jù)并行數(shù)字下變頻處理能力，下變頻速率不低于百兆赫茲，同時支持通過數(shù)據(jù)緩沖實現(xiàn)不同速率的下變頻。

（2）參數(shù)可配置濾波器IP

可實現(xiàn)通用參數(shù)可配置低通、帶通濾波器算法，濾波速率可通過數(shù)據(jù)緩沖單元調(diào)節(jié)，濾波參數(shù)寫入專用存儲器單元中。

（3）可變點FFT處理IP

具備FFT的點數(shù)可設置，最長支持32 K點的FFT；具備兩個以上可變點數(shù)FFT算法模塊；FFT數(shù)據(jù)可通過DMA或存儲器共享方式發(fā)送至處理系統(tǒng)。

（4）其他標準IP核

根據(jù)不同導引頭工作體制，包含AGC控制、信號化處理等專用IP核等。

彈載信號處理SoC系統(tǒng)設計從總體方案、接口互聯(lián)以及標準IP設計等方面，均借鑒了當前成熟設計并在試驗中取得成功應用的FPGA和DSP的設計架構，既能保證設計成功性，又保證自主研制能力。

5 結論

面向復合導引頭信號處理應用的SoC系統(tǒng)可以實現(xiàn)導引頭常規(guī)信號處理功能，具備當前高速接口的傳輸能力，保留常規(guī)低速接口的功能，并通過設計標準化IP核，保證算法設計的通用性。面向復合導引頭信號處理應用的SoC設計具備可行性和工程實用性，同時對我國自主保障、技術革新具有重大的戰(zhàn)略意義。

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[5] 馬國俊.SoC技術及設計方法研究[D].自動化與儀器儀表，2012，（1）：6.

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The Design of SoC for the Signal Processing Implementation of Composite Seeker

GAO Wei1， ZHENG Xin2， WANG Feng-jiao3
（1.Naval Armaments Department，Beijing 100841；2.Shanghai Academy of Spaceflight Technology，Shanghai 201109；3.Shanghai Radio Equipment Research Institute，Shanghai 200090，China）

SoC technology has its own advantages in the field of tactical weapons.With the increasingly run up voice of independent research of key electric components，it is extremely exigent to breach the key technologies of SoC which are used in tactical weapons and develop high performance SoC chip which is satisfied.The conception and key technologies of SoC would be introduced，then the general requirements of some composite seeker signal processing platform would be analyzed.In the final，a design scheme of SoC implement which contains AHB bus architecture，32 bits RISC-CPU，and IP core of professional arithmetic would be put frward.

seeker；signal processing；design proposal

TJ957.52

A

1671-0576（2014）03-0021-06

2014-08-01

高 維（1971-），男，工程師，主要從事裝備管理；鄭 鑫（1980-），男，高工，主要從事導彈預研項目管理；王鳳姣（1989 -），女，碩士，主要從事雷達信號處理技術研究。