徐加彥，張之萬，陳興林，張廣瑩

（哈爾濱工業(yè)大學(xué) 航天學(xué)院，哈爾濱 150001）

光刻機(jī)作為集成電路芯片的制造設(shè)備，是超高精度的控制系統(tǒng)。國家在2006年十二五規(guī)劃發(fā)布的《國家中長期科學(xué)和技術(shù)發(fā)展規(guī)劃綱要（2006-2020）》中將“極大規(guī)模集成電路制造裝備及成套工藝”明確為重大專項(xiàng)。通過這一專項(xiàng)的實(shí)施，攻關(guān)60 nm光刻機(jī)的關(guān)鍵技術(shù)，為下一步研制更高分辨率光刻機(jī)打下堅(jiān)實(shí)基礎(chǔ)。在光刻機(jī)控制系統(tǒng)中，其環(huán)境因素，如溫度、濕度等對(duì)高精度的控制有著重要的影響[1]。因此需實(shí)時(shí)反饋溫度、濕度等環(huán)境因素。多通道AD采樣系統(tǒng)作為光刻機(jī)信號(hào)采集板卡的核心部分，其采樣速度、精度對(duì)提高整個(gè)光刻機(jī)控制系統(tǒng)的精度有著重要影響[2]。

有限狀態(tài)機(jī)FSM（finite-state machine）又稱有限狀態(tài)自動(dòng)機(jī)，簡稱狀態(tài)機(jī)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。它可應(yīng)用在硬件電路系統(tǒng)設(shè)計(jì)、軟件工程、網(wǎng)絡(luò)協(xié)議等。就其速度而言，F(xiàn)SM并行同步完成許多運(yùn)算和控制操作。這樣，由狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比對(duì)應(yīng)的CPU所能完成同樣功能的軟件系統(tǒng)的工作速度要高出3～5個(gè)數(shù)量級(jí)。因此在超高速串行或并行AD、DA器件的控制，硬件并行通信模塊RS232等實(shí)現(xiàn)有著廣泛的應(yīng)用[3]。

本文采用AD7606作為采樣芯片，設(shè)計(jì)采樣電路，并充分利用狀態(tài)機(jī)高速性、穩(wěn)定性、高效性的特點(diǎn)，采用FPGA作為可編程邏輯器件，設(shè)計(jì)采樣芯片的控制時(shí)序和讀寫時(shí)序。傳統(tǒng)的采樣系統(tǒng)使用UART方式傳輸采樣結(jié)果，處理器需采用中斷方式或查詢方式讀取采樣結(jié)果，占用了處理器資源。本文將采樣結(jié)果實(shí)時(shí)儲(chǔ)存在雙口RAM里，處理器可實(shí)時(shí)讀取采樣結(jié)果，不占用處理器資源，提高了處理器的效率。實(shí)驗(yàn)表明，穩(wěn)定性和控制性能良好。

1 總體設(shè)計(jì)框架

高速多通道AD采樣控制系統(tǒng)框圖如圖1所示，信號(hào)采集板卡采用雷莫頭接口的方式同外界模擬信號(hào)相連接，其抗干擾、穩(wěn)定性強(qiáng)。AD4505功放模塊作為外界模擬輸入信號(hào)和AD7606模數(shù)轉(zhuǎn)換芯片的隔離芯片，避免外界輸入的模擬電壓過大而導(dǎo)致燒毀AD芯片。AD采樣芯片采用AD7606作為模數(shù)轉(zhuǎn)換芯片，具有8通道同時(shí)采樣，16位輸出的特點(diǎn)，是一款高分辨率、雙極性輸入、同步采樣的高性能模數(shù)轉(zhuǎn)換芯片。采用Altera公司的EP2C35F672可編程邏輯控制器件對(duì)AD7606進(jìn)行時(shí)序控制。并在FPGA里設(shè)置一塊雙口RAM，存儲(chǔ)AD7606的數(shù)字輸出結(jié)果。DSP作為信號(hào)采集板卡的主控處理器，可任意時(shí)刻讀取雙口RAM里的采樣數(shù)據(jù)。

圖1 采樣控制系統(tǒng)框圖Fig.1 Block diagram of sampling control system

2 FPGA控制AD7606的軟件實(shí)現(xiàn)

2.1 AD7606的硬件電路圖

AD7606是AD公司生產(chǎn)的一款高分辨率、雙極性輸入、多通道同步采樣的高速模數(shù)轉(zhuǎn)換芯片。內(nèi)置二階抗混疊模擬濾波器對(duì)輸入信號(hào)進(jìn)行濾波，內(nèi)置數(shù)字濾波器，提供過采樣功能；可以靈活地實(shí)現(xiàn)并行/串行輸出；本課題設(shè)計(jì)的AD7606采用并行輸出方式。通過FPGA硬件，采用狀態(tài)機(jī)的編程方式，實(shí)現(xiàn)對(duì)AD7606的時(shí)序控制。

2.2 有限狀態(tài)機(jī)

圖2為有限狀態(tài)機(jī)模型，下一個(gè)狀態(tài)和輸出由當(dāng)前狀態(tài)和輸入所決定。有限狀態(tài)機(jī)數(shù)學(xué)模型為（Σ，Γ，S，s0，δ，ω）。 其中：Σ 是輸入字母表；Γ 是輸出字母表；S是狀態(tài)的集合；s0是初始狀態(tài)；δ是狀態(tài)轉(zhuǎn)移函數(shù)；ω 是輸出函數(shù)。其中 δ：S×Σ→S ω：S×Σ→Γ。

圖2 有限狀態(tài)機(jī)模型Fig.2 Model of finite state machine

在數(shù)字電路中，狀態(tài)機(jī)可用可編程邏輯控制器件來建造，通過寄存器來儲(chǔ)存狀態(tài)變量，確定狀態(tài)轉(zhuǎn)移的一塊組合邏輯和確定狀態(tài)機(jī)輸出的另一塊組合邏輯。

2.3 時(shí)序程序的設(shè)計(jì)

有限狀態(tài)機(jī)的設(shè)計(jì)對(duì)系統(tǒng)的高速性能、高可靠性、穩(wěn)定性都具有決定性作用。采用狀態(tài)機(jī)的形式，在每個(gè)狀態(tài)中，狀態(tài)機(jī)可并行同步完成許多運(yùn)算和控制操作，相比于CPU按照指令逐條運(yùn)行的方式，一般有狀態(tài)機(jī)構(gòu)成的硬件系統(tǒng)比對(duì)應(yīng)的CPU完成同樣功能的軟件系統(tǒng)的工作速度要高出3～5個(gè)數(shù)量級(jí)。在可靠性能方面，狀態(tài)機(jī)是在FPGA通過純硬件電路構(gòu)成，其運(yùn)行不依賴軟件指令逐條執(zhí)行，因此不存在CPU運(yùn)行軟件過程中的許多缺陷[3]。

如圖3所示為采用狀態(tài)機(jī)形式的結(jié)構(gòu)框圖，程序分為寫配置模塊和讀取數(shù)據(jù)模塊2個(gè)模塊。

圖3 采樣狀態(tài)機(jī)的結(jié)構(gòu)框圖Fig.3 Block diagram of the sampling state machine

在寫配置模塊里配置AD7602的控制信號(hào)，比如串行模式/并行模式的選擇，輸入電壓的范圍、待機(jī)模式還是省電模式，過采樣倍率的倍數(shù)等。

讀取數(shù)據(jù)模塊是整個(gè)采樣系統(tǒng)的關(guān)鍵，采用狀態(tài)機(jī)的形式，設(shè)置CS和RD信號(hào)線的時(shí)序。程序要根據(jù)BUSY信號(hào)產(chǎn)生中斷信號(hào)，來確定轉(zhuǎn)換是否完成。

根據(jù)AD7606的工作原理和寫時(shí)序，設(shè)計(jì)接口邏輯模塊，圖4為狀態(tài)機(jī)輪轉(zhuǎn)狀態(tài)圖。

圖4 狀態(tài)機(jī)輪轉(zhuǎn)狀態(tài)圖Fig.4 State machine cycle state diagram

AD7606轉(zhuǎn)換控制信號(hào)為CONVSTA和CONVSTB。 CONVSTA 控制 V1，V2，V3，V4 通道，CONVSTB 控制 V5，V6，V7，V8 轉(zhuǎn)換通道，本文將 CONVSTA和CONVSTB短接在一起，8通道同時(shí)轉(zhuǎn)換。S0是空閑狀態(tài)，CS為高電平，RD為高電平；通過邊沿檢測是否有BUSY信號(hào)，若有則進(jìn)入S1狀態(tài)，否則等待。由于等待CS穩(wěn)定下來（CS到RD設(shè)置時(shí)間t8），需要插上延時(shí)狀態(tài) S2，到 S3 穩(wěn)定，在 S4，S5 狀態(tài)將RD拉低，讀取第一通道V1的轉(zhuǎn)換結(jié)果，之后依次重復(fù)7個(gè)脈沖序列，可使各通道的轉(zhuǎn)換結(jié)果按升序逐個(gè)輸出到并行總線DB[15：0]上，在狀態(tài)機(jī)里可方便地設(shè)置各種狀態(tài)。

圖5為程序框圖，通過Verilog HDL硬件語言，基于狀態(tài)機(jī)的思想，通過硬件實(shí)現(xiàn)對(duì)采樣芯片的控制時(shí)序和讀取時(shí)序，并將讀取的數(shù)據(jù)實(shí)時(shí)存儲(chǔ)在雙口RAM里，這樣DSP可實(shí)時(shí)讀取RAM里的數(shù)據(jù)，和通過中斷方式或者查詢方式讀取采樣數(shù)據(jù)相比，減小了對(duì)DSP資源的占用，提高了DSP的效率。硬件的兩部分：控制時(shí)序和讀取時(shí)序并行執(zhí)行。在控制時(shí)序和讀取時(shí)序中通過狀態(tài)機(jī)方式并行執(zhí)行程序，提高了采樣速率和穩(wěn)定性。

圖5 程序流程圖Fig.5 Program flow chart

3 結(jié)果測試

3.1 多通道采樣系統(tǒng)的實(shí)時(shí)采樣測試

通過邏輯探測儀實(shí)時(shí)測量的數(shù)據(jù)，給定第二通道3.3 V的電壓，其他通道給定0 V電壓，測得的信號(hào)如圖6、圖7所示。

圖6 AD7606控制時(shí)序結(jié)果圖Fig.6 Figure of control timing results

圖7 AD7606讀輸出結(jié)果圖Fig.7 Figure of reading the output

AD7606的輸出編碼方式為二進(jìn)制補(bǔ)碼，傳遞函數(shù)為：CODE=

當(dāng)?shù)诙ǖ垒斎?.3 V時(shí)，理論值為2A3Dh；圖7所示實(shí)際值為28E7h，對(duì)應(yīng)3.195 V，存在一定誤差，是因?yàn)槭┘拥募?lì)電源有一定的諧波，采樣系統(tǒng)采集了此時(shí)波形。 FDB7h，F(xiàn)D7Eh，F(xiàn)E27h，F(xiàn)E17h，F(xiàn)CEFh，F(xiàn)F0Fh，分別對(duì)應(yīng)實(shí)際值為-0.17 V，-0.18 V，-0.144 V，-0.148 V，-0.21 V，-0.07 V。

通過實(shí)驗(yàn)實(shí)時(shí)測量表明，通過狀態(tài)機(jī)編寫的對(duì)AD7606實(shí)現(xiàn)時(shí)序邏輯控制的硬件電路，其實(shí)驗(yàn)結(jié)果如圖6、圖7所示，和AD7606芯片手冊(cè)上的讀寫時(shí)序圖一致，表明實(shí)驗(yàn)結(jié)果準(zhǔn)確。

3.2 采樣系統(tǒng)準(zhǔn)確率測試

實(shí)驗(yàn)采用Altera公司EP2C35F672型FPGA作為可編程邏輯控件，TI公司的TMS320F2812作為處理器[4]，設(shè)計(jì)的采樣系統(tǒng)其采樣周期為4 μs。如圖8所示采用Tektronixs公司的AFG3052C型波形發(fā)生器產(chǎn)生幅值為-10 V～+10 V，周期為4 ms的鋸齒波形。在FPGA里按照時(shí)序依次存儲(chǔ)100個(gè)AD采樣輸出結(jié)果于雙口RAM里。通過DSP讀取雙口RAM數(shù)據(jù)，在軟件程序里將數(shù)據(jù)保存，然后通過Matlab軟件繪出曲線[5]和理論值比較，其結(jié)果如圖9所示。

圖8 實(shí)驗(yàn)采樣的鋸齒波Fig.8 Experimental sampled waveform

圖9 采樣系統(tǒng)的輸出結(jié)果Fig.9 Output of the sampling system

通過實(shí)驗(yàn)表明，采樣系統(tǒng)采樣的結(jié)果和理論值誤差很小，最大誤差為0.1%，整體采樣系統(tǒng)穩(wěn)定性、誤差性達(dá)到要求[6]。

4 結(jié)語

本文利用狀態(tài)機(jī)在高速、高可靠性、穩(wěn)定性方面的特點(diǎn)，采用FPGA作為可編程邏輯控件，以狀態(tài)機(jī)的形式，編程設(shè)計(jì)多通道高速AD采樣系統(tǒng)的控制時(shí)序和讀寫時(shí)序。將采樣結(jié)果實(shí)時(shí)存儲(chǔ)在雙口RAM里，這樣處理器可實(shí)時(shí)讀取采樣結(jié)果，相比于通過UART方式傳輸采樣結(jié)果給處理器，處理器采用SCI串口中斷方式讀取采樣結(jié)果，本文設(shè)計(jì)的采樣系統(tǒng)減少了對(duì)處理器資源的占用。對(duì)提高處理器的效率具有很大意義。實(shí)驗(yàn)表明，系統(tǒng)的穩(wěn)定性、高速型、誤差均達(dá)到要求，具有很強(qiáng)的工程實(shí)用價(jià)值。

[1]Boonman M，van de Vin C，Tempelaars S，et al.The performance advantages of a dual stage system[J].SPIE，2004，5377：742-757.

[2] 谷林.光刻機(jī)工件臺(tái)和掩膜臺(tái)同步控制研究[D].哈爾濱：哈爾濱工業(yè)大學(xué)，2013.

[3] 潘松，黃繼業(yè).EDA技術(shù)與Verilog HDL[M].2版.北京：清華大學(xué)出版社，2010.

[4] 蘇奎峰，呂強(qiáng)，常天慶，等.TMS320X281xDSP原理及C程序開發(fā)[M].北京：北京航空航天大學(xué)出版社，2008.

[5] 王正林，王勝開.MATALAB/Simulink與控制系統(tǒng)仿真[M].北京：電子工業(yè)出版社，2008.

[6] 齊紅濤，蘇濤.基于FPGA的高速AD采樣設(shè)計(jì)[J].航空兵器，2010（1）：35-39.