王小紅　葉金才

摘要：研究了DSP+FPGA高速數(shù)字信號(hào)處理器系統(tǒng)電源的供電需求，采用了開關(guān)電源和線性穩(wěn)壓電源的混合電源系統(tǒng)，解決了高速數(shù)字信號(hào)處理器系統(tǒng)電源的供電問(wèn)題。經(jīng)實(shí)際的測(cè)試驗(yàn)證表明設(shè)計(jì)的該系統(tǒng)電源滿足各個(gè)高速處理模塊的供電需求，也表明該系統(tǒng)電源的突出優(yōu)點(diǎn)是供電電源的高穩(wěn)定性。

關(guān)鍵詞：高速數(shù)字信號(hào)處理；DSP+FPGA；系統(tǒng)電源

中圖分類號(hào)：TN702 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2013）07-1678-04

1 概述

現(xiàn)代信號(hào)處理對(duì)信號(hào)處理的實(shí)時(shí)性要求越來(lái)越高，實(shí)時(shí)信號(hào)處理系統(tǒng)具有更快的處理速度和更大的數(shù)據(jù)吞吐率，往往處理器要求達(dá)到每秒幾十，甚至幾百億次運(yùn)算，這使得單個(gè)處理器無(wú)能為力，很多數(shù)字波束（DBF）雷達(dá)系統(tǒng)中都引入了并行計(jì)算系統(tǒng)，采用了多處理器并行處理技術(shù)。多處理器并行處理高速數(shù)字信號(hào)處理板上大部分電路是高速數(shù)字電路，電源對(duì)邏輯電路影響主要集中在電源的響應(yīng)帶寬和紋波電壓上。高速數(shù)字邏輯器件在狀態(tài)轉(zhuǎn)換瞬間需要吸收較大電流，容易導(dǎo)致供電電壓下降，電源的帶寬足夠?qū)挄r(shí)可以獲得更快的反應(yīng)速度，避免因?yàn)殡娫措妷旱牟▌?dòng)導(dǎo)致的邏輯錯(cuò)誤；紋波電壓是穩(wěn)壓源電壓輸出的波動(dòng)，紋波電壓會(huì)引起數(shù)字信號(hào)的邊緣抖動(dòng)，也會(huì)造成邏輯誤判，因此電源的設(shè)計(jì)要求帶寬寬和紋波電壓小。

2 高速數(shù)字信號(hào)處理器電源設(shè)計(jì)研究

圖1是高速數(shù)字信號(hào)處理系統(tǒng)設(shè)計(jì)框圖。DSP_A和DSP_B是并行系統(tǒng)的運(yùn)算核心模塊，主要完成并行算法的復(fù)雜運(yùn)算；數(shù)據(jù)的輸入通道有條：GPIO口、SFP光纖接頭和SATA接頭，如果前端是A/D采集模塊，通常使用PM1和PM2用作數(shù)據(jù)輸入通道。FPGA是系統(tǒng)的數(shù)據(jù)交換中心，負(fù)責(zé)控制兩個(gè)DSP數(shù)據(jù)的輸入輸出與數(shù)據(jù)預(yù)處理，系統(tǒng)結(jié)構(gòu)設(shè)計(jì)適合數(shù)據(jù)流流水處理方式，又適合并行分布式處理，同時(shí)支持?jǐn)U展多個(gè)處理板。

目前直流穩(wěn)壓電源根據(jù)調(diào)整管的工作狀態(tài)來(lái)分主要有兩種，一種是線性穩(wěn)壓電源，一種是開關(guān)穩(wěn)壓電源。線性直流穩(wěn)壓電源調(diào)整管工作在線性狀態(tài)下，調(diào)整管可以看成是一個(gè)連續(xù)可變的電阻，當(dāng)輸出電壓偏離了設(shè)定電壓時(shí)，反饋回路便調(diào)整管子的電阻，使得輸出電壓維持在一個(gè)穩(wěn)定電壓值上，而不會(huì)受到負(fù)載變動(dòng)的影響。線性電源的輸出電壓比輸入電壓低，具有反應(yīng)速度快、輸出紋波小、工作噪聲低的特點(diǎn)，但是效率比較低，而且發(fā)熱量大，會(huì)間接增加系統(tǒng)的熱噪聲，因此線性電源比較適合小電流、輸入輸出壓差小的應(yīng)用場(chǎng)合。

開關(guān)電源的調(diào)整管不是工作在線性狀態(tài)下，而是工作在飽和態(tài)和截止態(tài)。開關(guān)電源常用脈沖方式控制調(diào)整管的開關(guān)狀態(tài)，調(diào)整方式有脈寬調(diào)制和頻率調(diào)制兩種，脈寬調(diào)制方式控制調(diào)整管的脈沖信號(hào)頻率不變，通過(guò)調(diào)節(jié)脈沖信號(hào)的脈寬來(lái)維持輸出電壓的穩(wěn)定。頻率調(diào)制方式主要是通過(guò)改變脈沖信號(hào)的頻率來(lái)維持輸出電壓穩(wěn)定。直流開關(guān)電源效率遠(yuǎn)比線性電源高，通常達(dá)到70%以上，具有發(fā)熱量少，穩(wěn)壓范圍寬、穩(wěn)壓精度高的特點(diǎn)，已被廣泛應(yīng)用于各種電子設(shè)備。系統(tǒng)設(shè)計(jì)大電流工作電壓采用開關(guān)電源提供[2][3]。

FPGA的中的RocketIO MGT收發(fā)模塊和PCI-E都有高速的差分收發(fā)器，兩者對(duì)電源的噪聲非常敏感，因此在實(shí)際設(shè)計(jì)中采用了線性穩(wěn)壓設(shè)計(jì)，以期降低電源噪聲（紋波）所帶來(lái)的影響。利用3.3V作為輸入，經(jīng)過(guò)UC385-ADJ分別產(chǎn)生MGT1.2V、MGT1.5V和MGT2.5V 3組專門用于RocketIO MGT模塊的低噪聲電源。FPGA配置芯片的核電壓1.8V所需電流較小，因此采用線性穩(wěn)壓芯片AMS1117-18實(shí)現(xiàn)，以減少占用PCB面積。圖2是系統(tǒng)的電源結(jié)構(gòu)圖。

ADSP-T201有嚴(yán)格的上電順序，VDDCORE可以先于VDDDRAM和VDDIO上電，也可以后于VDDDRAM和VDDIO上電，但VDDDRAM必須要在VDDIO上電之后才能供電，所以必須設(shè)計(jì)上電順序控制電路，圖3為本設(shè)計(jì)采用的上電順序控制電路。由于內(nèi)部有上電保護(hù)鎖存器，外設(shè)的電壓必須要在VDDIO上電后才可以供電，系統(tǒng)設(shè)計(jì)上電順序依次是1.2V、2.5V、3.3V，VDDDRAM所需的1.6V電壓由3.3V經(jīng)過(guò)UC385-ADJ穩(wěn)壓所得。

除了提供穩(wěn)定的電壓外，系統(tǒng)設(shè)計(jì)需要在各個(gè)芯片的每個(gè)電源腳盡可能放置一個(gè)退耦電容，對(duì)于普通的邏輯芯片，采用10～100nF的陶瓷電容，對(duì)于DSP、FPGA和PCI-E接口控制器每個(gè)電源引腳需要在盡可能靠近引腳的地方混合使用1nF和10nF的陶瓷電容放置。而對(duì)于DSP的鎖相環(huán)邏輯電源引腳、PCI-E接口控制器的鎖相環(huán)電源引腳以及FPGA的RocketIO MGT模塊的各個(gè)電源引腳要加上一個(gè)LC濾波器，以減少噪聲的影響。

3 系統(tǒng)電源需求分析 [22，24，32，36]

電源設(shè)計(jì)首先要估算板上器件所需要消耗的電流，按照最大功率并且保持20%的功率裕度原則設(shè)計(jì)。板上功耗較大的器件有DSP、FPGA、PCI-E接口控制器。

ADSP-TS201正常工作需要3組電源分別給核心電壓、鎖相環(huán)、片上DRAM和IO口供電，工作電流會(huì)隨著頻率的提高而線性增加，也會(huì)隨著環(huán)境溫度升高而增加。 DSP工作電流主要由靜態(tài)電流和動(dòng)態(tài)電流兩部分構(gòu)成，其1.2V核心電壓VDD的電流消耗可以表示為：

[IDD=IDD-DYNAMIC+IDD-STATIC+IDD-ANALOG] （1）

[IDD-DYNAMIC]為核心動(dòng)態(tài)電流，最大值達(dá)4.381A，[IDD-STATIC]為靜態(tài)電流，最大值為320mA，[IDD-ANALOG]為DSP鎖相環(huán)電路邏輯所需電流，大小為55mA。根據(jù)公式（1）可以計(jì)算到單個(gè)DSP的[IDD]電流最大值為4.756A 。DSP片上DRAM所需的電流相對(duì)較小，在600MHz主頻下工作時(shí)，IDD_DRAM典型值為280mA，最大值為430mA，因此得IDD_DRAM（max）為430mA。

DSP的IO電流IDD_IO由外部總線接口電流IDD_IO_EP和高速鏈路口電流IDD_IO_LINK兩部分構(gòu)成。外部總線接口電流IDD_IO_EP是總線接口靜態(tài)電流和動(dòng)態(tài)電流之和，其中總線接口靜態(tài)電流為7mA，動(dòng)態(tài)電流與總線工作頻率有關(guān)，當(dāng)總線工作時(shí)鐘為100MHz時(shí)動(dòng)態(tài)電流大小為38mA，因此得外部總線接口電流的最大值為IDD_IO_EP（max）為45mA。同樣的高速鏈路口電流IDD_IO_LINK也是動(dòng)態(tài)電流與靜態(tài)電流之和，鏈路口的靜態(tài)電流為53mA，動(dòng)態(tài)電流與傳輸模式和頻率有關(guān)，當(dāng)DSP四個(gè)鏈路口都工作在600MHz時(shí)鐘頻率下以4bit模式傳輸時(shí)，動(dòng)態(tài)電流為165mA，因此得高速鏈路口電流的最大值IDD_IO_LINK（max） 為218mA。所以DSP的IO電流的最大值IDD_IO（max） 是IDD_IO_EP（max）與 IDD_IO_LINK（max）之和為263mA。而FPGA的工作電流也是會(huì)隨著核心頻率提高而工作電流增大，并且隨著片上邏輯資源的使用率的增大而線性增加，XC4VFX60內(nèi)核最大電流[IDD-INT（max）]為5.5A，所有SelectIO 的BANK最大工作電流[IDD-O（max）]為4A，輔助電壓工作電流[IDD-AUX]為0.3A，由公式（2）可以推算FPGA的最大功耗為17.35W。

表中DSP與FPGA可以共享一個(gè)1.2V穩(wěn)壓電源作各自的核心電源和鎖相環(huán)電源， DSP的IO電源、PCI-E接口的本地總線核心邏輯電壓（VDD2.5）和FPGA輔助電源及部分IO電源可以共享一個(gè)2.5V的穩(wěn)壓電源，F(xiàn)PGA部分IO口電源和板上其他芯片共享一組3.3V的穩(wěn)壓電源。DSP的片上存儲(chǔ)器電源VDDDRAM需要獨(dú)立提供1.6V電壓。根據(jù)SDRAM模組和板上其他芯片大概估算3.3V電源也需要有5A以上的電流。

4 系統(tǒng)電源測(cè)試總結(jié)

測(cè)試的目的主要是驗(yàn)證設(shè)計(jì)的系統(tǒng)電源的性能是否符合設(shè)計(jì)要求，是否滿足各個(gè)高速處理模塊的供電需求。各組電源電壓用萬(wàn)用表測(cè)試結(jié)果如表2。

表2 電源電壓測(cè)試結(jié)果

[標(biāo)稱值＼&實(shí)際值＼&1.2V（CPU和FPGA核電壓）＼&1.170V＼&1.5V＼&1.503V＼&1.6V＼&1.612V＼&1.8V＼&1.791V＼&2.5V（CPU和FPGA IO電壓）＼&2.493V＼&3.3V＼&3.295V＼&1.2V（RocketIO MGT模塊）＼&1.210V＼&1.5V（RocketIO MGT模塊）＼&1.503V＼&2.5V（RocketIO MGT模塊）＼&2.504V＼&]

測(cè)試數(shù)據(jù)表明，各路電壓輸出誤差不超過(guò)標(biāo)稱電壓的±5%， 均符合各個(gè)芯片的工作電壓要求，利用示波器在限制20MHz帶寬的條件下，圖4用交流耦合測(cè)試的各路開關(guān)電源模塊（PTH08T210W）輸出紋波電壓峰峰值（VPP）為27mV，圖5線性穩(wěn)壓器AMS1117紋波電壓峰峰值為12.5mV，低壓差線性穩(wěn)壓器UC385-ADJ各路輸出的紋波電壓峰峰值不超過(guò)14mV。值得注意的是UC385-ADJ的輸出電容不可不接，而且必須要接100uF以上的鉭電容或者固體電容才能穩(wěn)定工作。

5 結(jié)論

本文提出了高速數(shù)字信號(hào)處理器電源設(shè)計(jì)的基本方法，分析了DSP+FPGA信號(hào)處理板的系統(tǒng)電源需求，經(jīng)測(cè)試該電源設(shè)計(jì)符合高速數(shù)字信號(hào)處理器的供電需求。實(shí)際應(yīng)用驗(yàn)證也表明該電源系統(tǒng)帶寬寬和紋波電壓小，電壓輸出具有高穩(wěn)定性的特點(diǎn)。

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