馬萬里

（深圳方正微電子有限公司，廣東 深圳 518116）

1 引言

ESD防護的基本原則就是在盡量短的時間內(nèi)將盡量多的電荷通過一定的通路泄放掉。由于SCR組件的保持電壓低、單位面積的電流泄放能力高，成為目前ESD防護電路中效果最好的組件。

下面以ESD防護中的PS模塊（P表示在I/O端口施加正激勵，S表示VSS）說明其基本原理。如圖1所示，整體為PNPN結(jié)構(gòu)，當(dāng)PAD端口受到一個高壓靜電時，N-well與P-sub的結(jié)會擊穿，產(chǎn)生如圖1中虛線所示電流，原本P-sub電位同VSS一致，由于此時P-sub中有電流通過，當(dāng)Isub×Rp-sub造成的壓降值達到一定程度時，會觸發(fā)由N+、P-sub、N-well組成的寄生NPN晶體管，產(chǎn)生如圖2所示的電流，N+為發(fā)射極，P-sub為基區(qū)，N-well區(qū)充當(dāng)集電區(qū)。當(dāng)Inw×Rnw的值達到一定程度時，會使得N-well與P+形成的PN結(jié)正偏，從而觸發(fā)由P+、N-well、P-sub組成的PNP晶體管。自此，完整的Latch up效應(yīng)產(chǎn)生了，從PAD到VSS之間形成了一個低阻通道[1]，可以釋放大量的靜電電荷。這就是SCR組件應(yīng)用于ESD防護的基本原理。

2 低壓觸發(fā)的SCR（LVTSCR）

圖1 SCR用于靜電防護的基本原理

圖2 寄生NPN管的電流流向

從圖1中看到，要觸發(fā)該SCR組件，前提是N-well與P-sub組成的PN結(jié)要發(fā)生反向擊穿，亞微米的CMOS工藝中，這個觸發(fā)電壓一般在30V以上。而芯片內(nèi)部的N+與P-sub組成的PN結(jié)，相比之下，由于N型一側(cè)的摻雜要濃，此結(jié)的擊穿電壓要遠低于30V。所以當(dāng)遇到靜電時，還沒有等到SCR觸發(fā)，芯片內(nèi)部的電路已經(jīng)燒毀了。更需要說明的是，N-well與P-sub結(jié)的擊穿電壓要高于同工藝條件下MOS器件的柵氧擊穿電壓，所以必須降低SCR組件的觸發(fā)電壓。

經(jīng)過改進，在N-well的邊緣增加一個N+區(qū)域，這樣一來，當(dāng)PAD上受到靜電沖擊時，這個N+與P-sub組成的結(jié)會先于N-well與P-sub的結(jié)擊穿，大大降低了SCR的觸發(fā)電壓[2～3]。擊穿時，產(chǎn)生的觸發(fā)電流的流向如圖3所示。

圖3 低壓觸發(fā)SCR的觸發(fā)過程

同時為了避免此N+與其左側(cè)的N+（如圖3所示）產(chǎn)生漏電，需要將兩個N+組成的NMOS管的柵極接到VSS。

此觸發(fā)電流通過P-sub到達VSS，當(dāng)Ip-sub×Rp-sub的值大到一定程度，會觸發(fā)另一組N-well與P-sub組成的結(jié)，使之正偏，也就使得由此N-well、P-sub、N-well組成的NPN管開始工作，產(chǎn)生如圖4所示的電流。此電流又通過了N-well中的Rnw，促使了由N-well的P+、N-well、P-sub組成的PNP晶體管開始工作，進而類似Latch up的低阻通路產(chǎn)生，靜電可以通過此通路泄放。

圖4 低壓觸發(fā)SCR的NPN寄生晶體管電流流向

3 噪聲干擾對LVTSCR組件的影響

集成電路在工作時，隨時可能受到噪聲的干擾，如圖5所示，為一反相器接一用于防靜電的SCR組件，當(dāng)反相器輸出高電平到PAD端口時，如果在這個時候，有噪音耦合到此電路上，極可能觸發(fā)SCR，觸發(fā)后的SCR由于保持電壓（holding voltage）很低，只有1V～2V，這會將反相器的輸出端電平拉低。

此時PAD端口得到的就不再是本來需要的高電平，而是由于SCR導(dǎo)通產(chǎn)生的低電平，這會造成電路的嚴重誤動作。并且由于VDD到VSS之間形成了一個低阻通道，還會造成嚴重的能量損耗，所以有必要考慮如何解決噪聲干擾問題。

圖5 噪聲干擾造成的SCR誤工作

4 提高LVTSCR的觸發(fā)電流

通過在N-well中增加一個N+區(qū)域，當(dāng)PAD遭受到噪聲干擾時，雖然仍是N+/P-sub結(jié)被擊穿，但此時從P+流入的電流會有一部分經(jīng)過新增加的N+流到VDD[4]，如圖6所示的I4。直接流入P-sub的電流就少了一些。由于Ip-sub的大小決定了NPN管是否被觸發(fā)，Ip-sub小了，NPN管就不容易被觸發(fā)，如果要被觸發(fā)，就需要更強的噪聲。

圖6 高觸發(fā)電流的LVTSCR組件剖面

當(dāng)噪聲強到足夠觸發(fā)NPN寄生管時，NPN管的電流（電子流）方向如圖7所示。此時進入N-well的電流有一部分被N+區(qū)分流了，如圖7中的I1。經(jīng)過Rnw的電流小了，由Inw造成的電壓差也隨之變小，由N-well中的P+、N-well、P-sub組成的PNP管，因發(fā)射結(jié)正偏而觸發(fā)的難度就加大了。如果要被觸發(fā)，就需要更強的噪聲。

圖7 高觸發(fā)電流LVTSCR的寄生NPN管電流方向

對于沒有增加N+區(qū)域的常規(guī)低壓觸發(fā)SCR（LVTSCR），當(dāng)PAD遭受噪聲，N-well/P-sub結(jié)擊穿時，從P+流出的電流沒有被N+分流（I4＝0），如圖8所示，全部進入P-sub，Ip-sub的電流就相對大些，經(jīng)過P-sub造成的電壓差就大些，NPN管被觸發(fā)也容易些。萬一NPN被觸發(fā)后，其進入N-well中的電流也全部通過Rnw，沒有I1分流（I1＝0），如圖8。其由Inw引起的壓降要大一些，觸發(fā)PNP管就更容易一些。所以，不加N+區(qū)的SCR組件不能有效地抗噪聲干擾。

對于有N+區(qū)域的SCR結(jié)構(gòu)，稱為高電流觸發(fā)的SCR（HITSCR）。對于采取HITSCR方式的ESD結(jié)構(gòu)，且使用0.5μm SPDM工藝實現(xiàn)的芯片，測量其I-V特性，發(fā)現(xiàn)具有很奇特的曲線，具有二次觸發(fā)特性，如圖9所示。

第一觸發(fā)點m：V=12.1V，I= 2.0mA

第二觸發(fā)點n：V=9.3V，I=205.5mA

第一保持區(qū)A：V =7.9V，I=27.0mA

第二保持區(qū)B：V =1.2V，I=12.0mA

圖8 無N＋區(qū)域的LVTSCR組件中的寄生NPN與PNP電流

圖9 HITSCR的I-V特性曲線

第一個觸發(fā)點m，是由于N+與P-sub之間的結(jié)擊穿所致，擊穿造成了低阻通路，電流急劇上升。但是由于N-well中的N+（用于分流的作用）區(qū)域存在，此時的電流還不能完全使得SCR組件中的PNP/NPN寄生管的發(fā)射結(jié)正偏，也就是說還不能觸發(fā)SCR組件進入閂鎖狀態(tài)。如果只是噪聲干擾，已經(jīng)發(fā)生擊穿的N+、P-sub通路不能夠繼續(xù)維持下去。這就抑制了噪聲干擾。當(dāng)存在較強靜電時，電流會繼續(xù)增大，進而會完全觸發(fā)SCR組件中的NPN、PNP寄生管導(dǎo)通，就進入第二觸發(fā)點n。這會形成完整的閂鎖效應(yīng)，此通路的電流更大、電阻更小，就進入了第二保持區(qū)B。

抗噪聲干擾的高電流觸發(fā)SCR組件（HITSCR）對溫度也有一定的敏感性，由于NPN、PNP管的放大系數(shù)會隨著溫度升高而變大，而放大系數(shù)越大，便可以在更小的觸發(fā)電流情況下觸發(fā)SCR組件。所以HITSCR的觸發(fā)電流隨著溫度的上升而降低，如圖10所示。不過即使在120℃，觸發(fā)電流仍舊可以達到170mA。這對噪聲干擾還是具有很強的免疫能力。

對于同樣采用0.5μm SPDM工藝流程、設(shè)計面積相同但設(shè)計結(jié)構(gòu)不同的ESD防護，通過測量不同結(jié)構(gòu)SCR組件的觸發(fā)電流、觸發(fā)電壓、抗噪聲能力，可以看到HITSCR確實有很強的抗噪聲干擾能力，如表1所示。

圖10 HITSCR的觸發(fā)電流與溫度關(guān)系曲線

表1 不同結(jié)構(gòu)的SCR組件觸發(fā)以及抗噪聲能力對比

5 提高LVTSCR的保持電壓

通過提高SCR的保持電壓（holding voltage），使之比電路中的VDD電位要高，此時SCR的觸發(fā)電壓不變，但是由于高保持電壓，即使噪聲干擾觸發(fā)了SCR，噪聲干擾消失后，由于VDD電位不能夠提供足夠高的保持電壓，也不會形成持久的閂鎖效應(yīng)，SCR就會自動關(guān)閉。有3種設(shè)計方法可以實現(xiàn)此要求。

優(yōu)化SCR結(jié)構(gòu)，使得不容易發(fā)生閂鎖效應(yīng)。比如加寬HITSCR組件中的N+區(qū)域?qū)挾萕1/W2，如圖11所示，隨著N+寬度W1的增大，對于NPN管來說，P-sub基區(qū)的橫向?qū)挾纫沧兇罅?。隨著N+寬度W2的增大，對于PNP管來說，N-well基區(qū)的橫向?qū)挾纫沧兇罅?。它們的放大系?shù)β變小。SCR組件中NPN、PNP管發(fā)生Latch up效應(yīng)的難度變大，通路中電阻增大，維持電壓也增大。但這又會影響遇到靜電時的放電效果，所以是一組矛盾關(guān)系。在實際的設(shè)計中，這點是控制難點，也是關(guān)鍵點。N+寬度既不能過大，也不能過小。如果過大，SCR組件會很難被觸發(fā)，就不能起到防靜電作用。如果過小，雖然防靜電效果好，但是又很容易受到電路中的噪聲干擾。圖12中給出了W1與保持電壓Vhold的關(guān)系。

此外，可以通過HITSCR組件的串聯(lián)使用，或?qū)ITSCR與二極管串聯(lián)[4]，也可以使Vhold的總值增大。

多個HITSCR串聯(lián)使用時，Vhold關(guān)系如下：

Vholdn為各個HITSCR的單個保持電壓。

HITSCR與二極管串聯(lián)使用時，Vhold關(guān)系如下：

Vd為單個二極管的正向?qū)▔航怠?/p>

圖11 增大HITSCR的N+寬度提高保持電壓

圖12 HITSCR的N+區(qū)寬度與Vhold的關(guān)系

6 結(jié)論

通過在well的邊緣，設(shè)置與well同樣類型的重摻雜區(qū)域，可以有效降低SCR的觸發(fā)電壓。但這種結(jié)構(gòu)在電路的應(yīng)用中也極易受到噪聲干擾。

優(yōu)化LVTSCR的結(jié)構(gòu)，通過提高LVTSCR的觸發(fā)電流，可以在保持低觸發(fā)電壓的前提下，提高對噪聲干擾的免疫能力。通過提高LVTSCR的保持電壓，可以使得LVTSCR在被噪聲觸發(fā)的情況下，不使之繼續(xù)維持下去，同樣提高了抗噪聲干擾的能力。

[1] 董麗鳳，李艷麗. CMOS集成電路閂鎖效應(yīng)抑制技術(shù)[J].電子與封裝，2010，10（9）：28-30.

[2] 湯培望. SCR的I-V曲線中二次崩潰對ESD性能的影響[J].現(xiàn)代電子技術(shù)，2010，34（18）：1-3.

[3] 李冰，楊袁淵. 基于SCR的ESD器件低觸發(fā)電壓設(shè)計[J].固體電子學(xué)研究與進展，2009，29（4）：561-565.

[4] 李冰，王剛. 基于SCR的ESD保護電路防閂鎖設(shè)計[J].微電子學(xué)，2009，39（4）：786-789.