吳鐵峰 張鶴鳴 王冠宇 胡輝勇

1)(西安電子科技大學(xué)微電子學(xué)院，寬禁帶半導(dǎo)體材料與器件重點(diǎn)實(shí)驗(yàn)室，西安 710071)

2)(佳木斯大學(xué)信息電子技術(shù)學(xué)院，佳木斯 154007)

(2010年4月15日收到;2010年5月26日收到修改稿)

小尺寸應(yīng)變Si金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管柵隧穿電流預(yù)測(cè)模型

吳鐵峰1)2)?張鶴鳴1)王冠宇1)胡輝勇1)

1)(西安電子科技大學(xué)微電子學(xué)院，寬禁帶半導(dǎo)體材料與器件重點(diǎn)實(shí)驗(yàn)室，西安 710071)

2)(佳木斯大學(xué)信息電子技術(shù)學(xué)院，佳木斯 154007)

(2010年4月15日收到;2010年5月26日收到修改稿)

小尺寸金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)器件由于具有超薄的氧化層、關(guān)態(tài)柵隧穿漏電流的存在嚴(yán)重地影響了器件的性能，應(yīng)變硅MOSFET器件也存在同樣的問(wèn)題.為了說(shuō)明漏電流對(duì)新型應(yīng)變硅器件性能的影響，文中利用積分方法從準(zhǔn)二維表面勢(shì)分析開(kāi)始，提出了小尺寸應(yīng)變硅MOSFET柵隧穿電流的理論預(yù)測(cè)模型，并在此基礎(chǔ)上使用二維器件仿真軟件ISE進(jìn)行了仔細(xì)的比對(duì)研究，定量分析了在不同柵壓、柵氧化層厚度下 MOSFET器件的性能.仿真結(jié)果很好地與理論分析相符合，為超大規(guī)模集成電路的設(shè)計(jì)提供了有價(jià)值的參考.

應(yīng)變硅，準(zhǔn)二維表面勢(shì)，柵隧穿電流，預(yù)測(cè)模型

PACS:73.40.Ei，73.40.Ty，73.61.Ng

1.引 言

硅(Si)材料在半導(dǎo)體器件與集成電路中占據(jù)主導(dǎo)地位，縮小特征尺寸一直是提高 Si器件與集成電路的主要技術(shù)途徑.但隨著器件特征尺寸減小到深亞微米區(qū)域，傳統(tǒng)的設(shè)計(jì)方法已經(jīng)很難提高器件的性能，于是，探索新型材料和器件結(jié)構(gòu)就顯得尤為重要.由于Si基應(yīng)變材料具有帶隙可調(diào)、載流子遷移率高等優(yōu)越的物理特性，而且技術(shù)成熟，與傳統(tǒng)Si工藝兼容，因此在硅鍺(SiGe)虛擬襯底上生長(zhǎng)硅溝道引入硅基雙軸應(yīng)變，可以通過(guò)提高載流子(電子和空穴)的傳輸特性來(lái)實(shí)現(xiàn)高性能和高速度［1］.

隨著金屬氧化物半導(dǎo)體(MOS)器件的柵氧化層厚度變得越來(lái)越薄，柵隧穿電流顯得更加重要［2］，更薄的柵氧化層厚度必然會(huì)導(dǎo)致更大的柵隧穿電流［3，4］.對(duì)于具有超薄氧化層的 MOS場(chǎng)效應(yīng)晶體管(MOSFET)來(lái)說(shuō)，柵流向溝道的隧穿電流會(huì)變得很大并且成為了晶體管關(guān)態(tài)漏電流的主要成分［5］.從現(xiàn)有的國(guó)內(nèi)外文獻(xiàn)上看，部分研究集中于應(yīng)變硅器件的物理特性［6］，其他大多則主要集中于強(qiáng)反型時(shí)基于硅材料的隧穿電流理論模型，且開(kāi)發(fā)的模型也不適用于預(yù)測(cè)具有更薄氧化層的MOS器件的特性和關(guān)態(tài)隧穿電流變化趨勢(shì)［7—9］.為了揭示應(yīng)變硅MOSFET柵隧穿電流和氧化層厚度之間的關(guān)系，本文使用積分方法從準(zhǔn)二維表面勢(shì)的分析開(kāi)始，提出了一個(gè)簡(jiǎn)明的應(yīng)變硅器件柵隧穿電流模型，并仔細(xì)研究了柵隧穿電流對(duì)相應(yīng)MOS器件關(guān)態(tài)特性的影響.仿真結(jié)果很好地與理論模型相符合，這給將來(lái)的電路設(shè)計(jì)提供了有益的理論基礎(chǔ)，有助于小尺寸器件的電路設(shè)計(jì).

2.應(yīng)變硅 MOSFET柵隧穿電流預(yù)測(cè)模型

在建立物理模型之前，首先建立了應(yīng)變硅MOSFET的結(jié)構(gòu)模型，如圖1所示.在體硅襯底上首先生長(zhǎng)一層弛豫的 SiGe緩沖層(即虛擬襯底)，其上用分子束外延(MBE)低溫生長(zhǎng)應(yīng)變硅溝道層，同時(shí)為了使模型簡(jiǎn)潔，生長(zhǎng)的應(yīng)變硅層可以略厚一些，這樣由超薄溝道引起的量子效應(yīng)和Si/SiGe界面粗糙度的影響可以忽略.虛擬SiGe襯底的Ge組分為0.2—0.5，同低溫生長(zhǎng)一樣，這樣也可以保證應(yīng)變硅溝道的應(yīng)力穩(wěn)定性.柵氧化層為理想條件的SiO2，其中無(wú)雜質(zhì)電荷.器件柵極采用重?fù)诫s的多晶硅.除此之外，還假設(shè):1)表面反型層極薄，反型層中垂直于溝道方向電場(chǎng)恒定;2)應(yīng)變硅溝道是部分耗盡的，即 tSSi>Wd，其中 tSSi是應(yīng)變硅溝道的厚度，SSi表示應(yīng)變硅，Wd為溝道耗盡區(qū)寬度，這在現(xiàn)代小尺寸器件中十分常見(jiàn)［10，11］.另外需要注意的是，最大耗盡寬度一般位于弛豫硅鍺之中，因此圖1只表示出溝道和硅鍺襯底部分.

圖1 應(yīng)變Si/SiGe MOSFET結(jié)構(gòu)示意圖

2.1.準(zhǔn)二維表面勢(shì)

對(duì)于小尺寸應(yīng)變硅器件，傳統(tǒng)的一維分析已不再適用，溝道橫向表面電勢(shì)不再是恒定不變的，所以我們必須使用二維分析來(lái)描述器件的物理特性.另外，表面勢(shì)是器件很重要的一個(gè)物理參數(shù)之一，并且器件處于關(guān)態(tài)時(shí)，器件表面呈弱反型，因此借助傳統(tǒng)的求解強(qiáng)反型勢(shì)阱中的載流子分布的方法不適于研究關(guān)態(tài)隧穿電流，此時(shí)則需求解器件關(guān)態(tài)或亞閾條件下的溝道表面勢(shì)分布.本文主要討論應(yīng)變硅MOSFET的隧穿效應(yīng)，那么，由電磁學(xué)理論，高斯定理可寫(xiě)為

其中S為一封閉曲面，ε為介電常數(shù)，En為通過(guò)曲面S的電場(chǎng)外法線分量，Qtotal為曲面所包圍的總電荷.然后我們?cè)跍系绤^(qū)域構(gòu)造一個(gè)“高斯盒”(即長(zhǎng)為Δx(Δx→0)，高為 Wd，柵極寬度為 W 的一個(gè)立方體).這樣，(1)式變?yōu)?/p>

其中εSSi是應(yīng)變硅溝道的介電常數(shù)，Wd的表達(dá)式形式與VGS有關(guān)，在討論器件關(guān)態(tài)下的隧穿效應(yīng)時(shí)，Wd的表達(dá)式為為了求解(2)式，應(yīng)用如下兩個(gè)邊界條件:ψ(0)=Vbi，SSi和 ψ(L)=Vbi，SSi+VDS，則(2)式的解為

其中 Vbi，SSi為應(yīng)變 Si溝道中源極-溝道結(jié)的自建電勢(shì)，計(jì)入應(yīng)變對(duì)其的影響ΔVbi，其值變?yōu)?/p>

其中Eg，Si是體硅的禁帶寬度，NA是溝道和襯底的摻雜濃度，ni，Si是體硅的本征載流子濃度，ΔEg，SSi由應(yīng)變引起的禁帶寬度變化，NV，Si，NV，SSi分別為體硅和應(yīng)變硅的價(jià)帶有效態(tài)密度.這樣，穿過(guò)薄氧化層的電位差Vox與位置x有關(guān)，可表示為

其中VFB為器件的平帶電壓，這里我們將其定義為多晶Si柵極與應(yīng)變Si溝道的功函數(shù)之差，有

這里 χpoly和 χSSi分別為多晶 Si和應(yīng)變 Si的電子親和勢(shì)，且

應(yīng)變Si導(dǎo)帶底電子有效質(zhì)量m*表示為［12，13］

其中 ΔEC，split=0.67y為應(yīng)變引起的導(dǎo)帶分裂能.同樣根據(jù)文獻(xiàn)［12］，計(jì)算2，4兩度簡(jiǎn)并能谷的有效質(zhì)量 mΔ2，mΔ4的值隨 Ge組分 y變化如表 1所示.

表 1 mΔ2，mΔ4的值隨 Ge 組分變化表

另外，勢(shì)壘高度可以定義為

其中 χSSi是應(yīng)變硅的親和勢(shì)，χOX是SiO2的親和勢(shì).

2.2.柵直接隧穿電流預(yù)測(cè)模型

柵直接隧穿電流是由隧穿電子(或空穴)穿過(guò)柵氧勢(shì)壘到達(dá)柵極所引起的［15］，圖2揭示了這種直接隧穿現(xiàn)象.圖2中，φOX是氧化層勢(shì)壘高度，VOX是穿過(guò)柵氧的電勢(shì)差，Ec是導(dǎo)帶邊，Ev是價(jià)帶邊.體硅MOS器件有三種直接隧穿機(jī)制:一是電子從應(yīng)變硅導(dǎo)帶隧穿到柵的導(dǎo)帶(CBET);二是電子從應(yīng)變硅價(jià)帶隧穿到柵的導(dǎo)帶(VBET);三是空穴從應(yīng)變硅的價(jià)帶隧穿到柵的價(jià)帶(VBHT).但是，在應(yīng)變硅器件的 Poly-Si/SiO2/SSi系統(tǒng)中，電子無(wú)法從價(jià)帶隧穿至導(dǎo)帶，空穴也無(wú)法隧穿，于是VBET，VBHT兩個(gè)電流分量幾乎為零，可以忽略.則應(yīng)變硅 MOSFET柵直接隧穿電流［16］主要為CBET，并可以模型化為

圖2 柵直接隧穿示意圖 (a)平帶條件下器件能帶圖［14］，(b)亞閾條件下隧穿過(guò)程示意圖

其中JDT是直接隧穿電流密度，φOX是勢(shì)壘高度，TOX是氧化層厚度，A和B是物理參數(shù)，其值分別為:A那么，由(7)和(12)式，溝道中沿x點(diǎn)處的柵隧穿電流密度則可以近似為

式中，EOX=VOX/TOX，JG0是 VDS=0時(shí)的柵隧穿電流密度，B*=pBTOX/V2OXS，p是缺省值為 1的調(diào)整參數(shù)，VOXS≈VGS，是在 x=0 處的柵-源電壓，即(7)式中x=0時(shí)VOX的值.

應(yīng)變硅MOSFET的基本結(jié)構(gòu)和隧穿電流組成如圖3所示.柵隧穿電流由幾部分組成，IGSO和 IGDO是穿過(guò)柵對(duì)源、漏交疊區(qū)的寄生漏電流，IGC是柵對(duì)反型溝道的隧穿電流，IGC由流向源極的 IGS和流向漏極 IGD組成［17］，是本文所討論直接隧穿電流的主要成分.本文將著重討論組成隧穿電流的各個(gè)部分從整體上所表現(xiàn)出來(lái)特性，即從器件的柵、源、漏各極看所表現(xiàn)出來(lái)的特性.

圖3 柵隧穿電流組成

為了更準(zhǔn)確地表示隧穿電流，用積分形式表示總的柵隧穿電流為

其中W為柵氧化層的寬度，L為柵氧化層的長(zhǎng)度.(14)式可以理解為總的電流密度是柵氧界面面積

于是，由(4)，(7)，(12)，(13)和(14)式可得

由雙曲正弦函數(shù)的數(shù)學(xué)圖像，在x≥0的很小范圍內(nèi)，在不影響其物理含義時(shí)可以認(rèn)為 sinh(x)≈α·x，那么采取這樣的近似后，可以得到

式中，a和b是可以近似為1的常數(shù).

由前面分析可知，k和t均為常量，則(18)式即為最終的應(yīng)變硅MOSFET柵隧穿電流與柵氧厚度關(guān)系的簡(jiǎn)明模型.

3.MOSFET關(guān)態(tài)特性

在研究MOS器件關(guān)態(tài)特性過(guò)程中，為了給將來(lái)的集成電路設(shè)計(jì)提供理論依據(jù)，定量地確定相關(guān)特性，均采用了 SiO2作為絕緣層介質(zhì).文中所用仿真框架可以很容易地?cái)U(kuò)展到由其他介質(zhì)構(gòu)成的絕緣體的器件中，也可以評(píng)估在采用其他介質(zhì)作絕緣層時(shí)性能是否優(yōu)于采用SiO2作為絕緣層介質(zhì)的器件［18］.在進(jìn)行器件關(guān)態(tài)特性和電路仿真時(shí)，仿真工具為ISE，表2顯示了用于仿真 MOSFET關(guān)態(tài)柵隧穿電流時(shí)對(duì)應(yīng)的部分重要器件結(jié)構(gòu)參數(shù)［19］，其中，閾值電壓由(5)式計(jì)算得到.表3中則是在推導(dǎo)過(guò)程中器件的物理參數(shù)，其中y為表1中的Ge組分.

表2 器件結(jié)構(gòu)參數(shù)

表3 器件物理參數(shù)［12，20］

應(yīng)用表2和表3中的器件參數(shù)，對(duì) NMOSFET的柵和漏極電流在一定偏置條件下利用ISE在室溫下進(jìn)行仿真，其中隨著Ge組分y變化應(yīng)變Si的禁帶寬度的變化量也列于表3中，關(guān)于NMOSFET的柵電流在兩種不同關(guān)態(tài)下的結(jié)果顯示在圖4和圖5中.通過(guò)ISE進(jìn)行仿真時(shí)，理論值與相應(yīng)實(shí)際參數(shù)值相符合但略有差別，使用表2和表3中的參數(shù)進(jìn)行了修正.針對(duì)NMOSFET，在兩種不同關(guān)態(tài)下的仿真結(jié)果，圖4顯示了NMOSFET偏置在VGS=0和VDS為0—VDD關(guān)態(tài)范圍的仿真結(jié)果.從圖中可以看到，當(dāng)歸一化漏-源電壓從0—1.0 V變化時(shí)，90—65 nm柵長(zhǎng)的技術(shù)節(jié)點(diǎn)柵隧穿電流僅略有增加，而53 nm柵長(zhǎng)技術(shù)節(jié)點(diǎn)柵隧穿電流則相對(duì)明顯急劇增加，柵長(zhǎng)越小，即當(dāng)氧化層厚度越薄，柵隧穿電流增加越快，隨著柵氧化層厚度的減小，從90—53 nm柵長(zhǎng)技術(shù)節(jié)點(diǎn)，柵隧穿電流約增加了3個(gè)數(shù)量級(jí).圖5顯示了NMOSFET在另一種關(guān)態(tài) VDS=0，VGS=0—VDD下的仿真結(jié)果，可以得出相似的結(jié)論，只是柵隧穿電流在VDS=0時(shí)比VGS=0更大.

圖4 VGS=0時(shí)的柵電流

圖5 VDS=0時(shí)的柵電流

從圖4和圖5可以明顯看到柵直接隧穿電流隨柵氧化層厚度減小而增加，但是卻不能直接看出是以何種形式增加.為了進(jìn)一步說(shuō)明隨氧化層厚度減小，柵直接隧穿電流增加的情況，將通過(guò)圖6—9繼續(xù)加以闡述.圖6顯示的是NMOSFET偏置在關(guān)態(tài)

圖 6 VGS=0，VDS=VDD時(shí)，柵、漏電流變化

圖7 VGS=0，VDS=VDD時(shí)，柵電流IG的理論變化曲線

圖 8 VDS=0.02VDD，VGS=VDD時(shí)，柵、漏電流變化

VGS.N=0，VDS.N=VDD時(shí)，柵電流(IG)和漏極電流(ID)的柱狀圖，可以看到，對(duì)于氧化層厚度從0.9—1.3 nm變化的所有器件，在這種關(guān)態(tài)下，IG.N與ID.N變化情況基本相同，漏極電流ID.N與柵電流IG.N的大小接近相等，漏極電流略大于柵電流，為區(qū)分其值，特用柱狀圖顯示.圖6的柱狀圖表示的是由實(shí)驗(yàn)得到的應(yīng)變硅器件柵電流變化情況，而圖7顯示的則是通過(guò)模型(18)的理論計(jì)算得到的圖形，其變化趨勢(shì)與仿真結(jié)果一致，均明顯呈指數(shù)形式增加，充分證明了本文所提出的模型(18)的有效性.在這個(gè)實(shí)驗(yàn)結(jié)果圖形中，從90—53 nm柵長(zhǎng)技術(shù)節(jié)點(diǎn)的漏極電流在柵隧穿電流影響下也增加了約三個(gè)數(shù)量級(jí)，這是由于柵直接隧穿電流隨柵氧化層厚度的減小是以指數(shù)形式增長(zhǎng).圖8中，NMOSFET偏置在關(guān)態(tài)VGS.N=VDD，VDS.N=0.02VDD，處于線性偏置區(qū)，經(jīng)仿真實(shí)驗(yàn)后，結(jié)果顯示對(duì)于氧化層厚度從0.9—1.3 nm變化的所有器件，圓點(diǎn)線表示的柵電流IG與矩形點(diǎn)線表示的漏電流ID呈反向變化.在此條件下，漏極電流達(dá)到微安級(jí).從90—53 nm柵長(zhǎng)技術(shù)節(jié)點(diǎn)，柵電流IG遠(yuǎn)遠(yuǎn)小于漏極電流ID，并隨著柵氧化層厚度的減小，逐漸趨近.圖9則顯示的是在這種條件下，通過(guò)模型(18)進(jìn)行理論計(jì)算得到的柵電流圖形，其結(jié)果也與圖8中柵電流變化一致，依然符合前文所推導(dǎo)出的模型(18).

圖9 VDS=0.02VDD，VGS=VDD時(shí)，柵電流IG的理論變化曲線

從仿真實(shí)驗(yàn)與理論計(jì)算結(jié)果上來(lái)看，對(duì)于應(yīng)變硅MOS器件，柵直接隧穿電流將會(huì)隨器件尺寸的減小而呈指數(shù)形式增加，而這種增加甚至可以達(dá)到微安級(jí)，這就使小尺寸電路的設(shè)計(jì)面臨嚴(yán)重的挑戰(zhàn)，如何消除甚或利用這種影響，則需要繼續(xù)研究.

4.結(jié) 論

當(dāng)應(yīng)變硅MOSFET氧化層厚度減小時(shí)，柵隧穿電流的存在對(duì)器件和所構(gòu)成的電路影響顯著.為了說(shuō)明應(yīng)變硅MOSFET的柵電流和氧化層厚度間的關(guān)系以及小尺寸器件構(gòu)成的電路在柵漏電流作用下會(huì)產(chǎn)生怎樣的影響，從準(zhǔn)二維表面勢(shì)的研究開(kāi)始，構(gòu)建了應(yīng)變硅MOSFET柵隧穿電流與氧化層厚度(TOX<100 nm)的關(guān)系模型，表明柵隧穿電流隨柵氧厚度減小呈指數(shù)形式增加.為了進(jìn)一步直觀地說(shuō)明小尺寸應(yīng)變硅器件的這種特性，使用ISE進(jìn)行仿真.仿真結(jié)果符合理論分析，即應(yīng)變硅器件氧化層厚度越小，柵漏電流的增加越大，并呈指數(shù)形式增長(zhǎng)，其影響也就越嚴(yán)重，甚至電路的正常工作性能也會(huì)受到干擾.由于應(yīng)變硅技術(shù)具備載流子遷移率高、輸出電流大、源漏效應(yīng)小等優(yōu)越性能，在航空、武器和通訊領(lǐng)域中都有極其廣泛的應(yīng)用前景.文中的理論和實(shí)驗(yàn)數(shù)據(jù)將會(huì)給以后的相應(yīng)VLSI設(shè)計(jì)提供有益的參考.

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PACS:73.40.Ei，73.40.Ty，73.61.Ng

Gate tunneling current predicting model of strained Si for scaled metal-oxide semiconductor field effect transistor

Wu Tie-Feng1)2)?Zhang He-Ming1)Wang Guan-Yu1)Hu Hui-Yong1)
1)(Key Laboratory of Wide Band-Gap Semiconductor Materials and Devices，School of Micro-Electronics，Xidian University，Xi’an 710071，China)
2)(School of Information and Electronic Technology，Jiamusi University，Jiamusi 154007，China)
(Received 15 April 2010;revised manuscript received 26 May 2010)

For scaled metal-oxide semiconductor field effect transistor(MOSFET)devices，normal operation is seriously affected by the static gate tunneling leakage current due to the ultra-thin gate oxide of MOSFET，and the novel MOSFET devices based on strained Si are similar to bulk Si devices in the effects.To illustrate the impact of gate leakage current on performance of novel strained Si device，a theoretical gate tunneling current predicting model by integral approach following the analysis of quasi-two-dimensional surface potential is presented in this study.On the basis of theoretical model，performance of MOSFET device was quantitatively studied in detail using ISE simulator，including different gate voltages and gate oxide thickness.The experiments show that simulation results agree well with theoretical analysis，and the theory and experimental data will contribute to future VLSI circuit design.

strained Si，quasi-two-dimensional surface potential，gate tunneling current，predicting model