張金，王伯雄，崔園園，柳建楠，張力新

(1.清華大學(xué) 精密測(cè)試技術(shù)及儀器國家重點(diǎn)實(shí)驗(yàn)室，北京100084;2.炮兵學(xué)院 電子工程教研室，安徽 合肥230031;3.唐山匯中儀表有限公司，河北 唐山063000)

0 引言

飛行時(shí)間是指信號(hào)或者物體從發(fā)射端通過介質(zhì)到達(dá)接收端所經(jīng)歷的時(shí)間間隔長度，高精度的時(shí)間間隔測(cè)量在脈沖激光測(cè)距、精密聲學(xué)定位、高能物理等現(xiàn)代軍事、航空航天及科學(xué)實(shí)驗(yàn)領(lǐng)域有著廣泛應(yīng)用［1-2］。脈沖計(jì)數(shù)法具有測(cè)量范圍大、線性好等優(yōu)點(diǎn)，是高分辨測(cè)時(shí)最簡單、最有效的方法，但是測(cè)時(shí)分辨率較低［3］。模擬內(nèi)插法理論上可以實(shí)現(xiàn)高分辨率，但測(cè)量過程耗時(shí)較長，易受干擾噪聲、溫度和非線性的影響［3］。Bowman［4］等設(shè)計(jì)了一種類似于千分尺微差測(cè)量原理的測(cè)時(shí)系統(tǒng)，測(cè)時(shí)分辨率能夠達(dá)到50 ps.但該算法獲得兩個(gè)高穩(wěn)定度的脈沖對(duì)相當(dāng)困難。延遲內(nèi)插技術(shù)利用電子器件單元固定的延時(shí)作為標(biāo)尺來實(shí)現(xiàn)對(duì)飛行時(shí)間的測(cè)量。Szplet［6］等基于0.65 μm 的CMOS 工藝在現(xiàn)場可編程邏輯門陣?yán)?FPGA)的內(nèi)部，構(gòu)建差分延遲線，得到了LSB為100～200 ps 的測(cè)時(shí)系統(tǒng)。Zielinski［7］等采用Xilinx 公司Virtex 系列FPGA 芯片XCV300 實(shí)現(xiàn)的抽頭延遲線，最小分辨率為100 ps.延遲線法可以實(shí)現(xiàn)對(duì)微小時(shí)間間隔的測(cè)量，適用于連續(xù)測(cè)量，缺點(diǎn)是隨著測(cè)量分辨率的提高，要求延遲線長度越來越短，當(dāng)測(cè)量較大時(shí)間間隔時(shí)，延遲線數(shù)量將大大增加［8］。多相采樣技術(shù)利用n 路同頻率，相位均勻分布的時(shí)鐘信號(hào)作為計(jì)數(shù)時(shí)鐘，能夠?qū)y(cè)量分辨率提高到參考時(shí)鐘Tclk的1/n，但該方法在FPGA 中實(shí)現(xiàn)較高倍頻時(shí)會(huì)導(dǎo)致相移分辨率的降低，高精度測(cè)量較困難［2］。

針對(duì)以上幾種方法的優(yōu)缺點(diǎn)，本文提出了一種將脈沖計(jì)數(shù)法、相位延遲內(nèi)插技術(shù)相結(jié)合的回波飛行時(shí)間測(cè)量方法，并在Xilinx Virtex 5 平臺(tái)上實(shí)現(xiàn)了以該方法為核心的飛行時(shí)間測(cè)量系統(tǒng)，具有動(dòng)態(tài)測(cè)量范圍大，測(cè)量過程耗時(shí)短，測(cè)時(shí)精度較高等優(yōu)點(diǎn)。

1 飛行時(shí)間測(cè)量原理

工程上為實(shí)現(xiàn)飛行時(shí)間測(cè)量，通常將其轉(zhuǎn)換成兩個(gè)脈沖信號(hào)邊沿之間的時(shí)間間隔來完成，其測(cè)量原理［8］如圖1所示。被測(cè)時(shí)間由3 個(gè)部分組成，1)脈沖計(jì)數(shù)法得到的參考時(shí)鐘整數(shù)倍部分NTP，2)Start 信號(hào)上升沿與緊接著的參考時(shí)鐘上升沿之間的時(shí)間間隔Δt1，3)Stop 信號(hào)上升沿與緊接著的參考時(shí)鐘上升沿之間的時(shí)間間隔Δt2，設(shè)被測(cè)時(shí)間為t，有:

式中:TP為參考時(shí)鐘周期;t 為精確的待測(cè)回波飛行時(shí)間;NTP為脈沖計(jì)數(shù)法實(shí)際測(cè)得的飛行時(shí)間。Δt2-Δt1為計(jì)數(shù)量化誤差。

為提高時(shí)間測(cè)量精度，首先需要盡可能提高參考時(shí)鐘頻率，減小計(jì)數(shù)量化誤差TP;其次是采取用一定的時(shí)間插值算法精確測(cè)量非整數(shù)部分Δt1和Δt2的大小。

圖1 回波飛行時(shí)間測(cè)量原理示意圖Fig.1 Schematic diagram of echo time of flight measurement

2 基于FPGA 的高精度飛行時(shí)間測(cè)量

2.1 總體設(shè)計(jì)思路

基于FPGA 的高精度回波飛行時(shí)間測(cè)量系統(tǒng)以脈沖計(jì)數(shù)法為基礎(chǔ)，通過相位延遲技術(shù)實(shí)現(xiàn)時(shí)間插值，提高時(shí)間測(cè)量精度，系統(tǒng)總體框圖如圖2所示。

圖2 基于FPGA 的高精度飛行時(shí)間測(cè)量系統(tǒng)框圖Fig.2 System block diagram of high precision time of flight measurement based on FPGA

脈沖計(jì)數(shù)法量化誤差TP取決于系統(tǒng)能提供的參考時(shí)鐘頻率，通過提高計(jì)數(shù)器時(shí)鐘頻率能直接提高測(cè)量精度。充分利用Xilinx FPGA 時(shí)鐘資源，借助數(shù)字時(shí)鐘管理/鎖相環(huán)技術(shù)(DCM/PLL)將33 MHz外時(shí)鐘轉(zhuǎn)換成594 MHz 的高頻、高穩(wěn)定度、低抖動(dòng)時(shí)鐘，作為時(shí)間測(cè)量基準(zhǔn)參考時(shí)鐘，使得計(jì)數(shù)量化誤差減小到1.683 5 ns.但是要想實(shí)現(xiàn)百ps 級(jí)的分辨率，其計(jì)數(shù)頻率要高達(dá)GHz，信號(hào)進(jìn)入微波段，不僅難以產(chǎn)生，準(zhǔn)確性也無法保證，而且由于分布參數(shù)效應(yīng)，GHz 的高頻計(jì)數(shù)器在普通電路中不易實(shí)現(xiàn)。為此設(shè)計(jì)雙邊沿計(jì)數(shù)器，能夠在不提高時(shí)鐘頻率的情況下將測(cè)時(shí)精度減小到計(jì)數(shù)量化誤差的一半TP/2.

單一的脈沖計(jì)數(shù)法無論采取何種措施，計(jì)數(shù)量化誤差總是存在。引入延遲單元對(duì)參考時(shí)鐘周期做相位內(nèi)插，得到n 路同頻不同相的參考時(shí)鐘分別驅(qū)動(dòng)雙邊沿計(jì)數(shù)器，對(duì)含相位關(guān)系的n 路計(jì)數(shù)器輸出進(jìn)行數(shù)據(jù)處理，能夠進(jìn)一步提高測(cè)時(shí)精度。

2.2 雙邊沿可控計(jì)數(shù)器設(shè)計(jì)

傳統(tǒng)計(jì)數(shù)器僅對(duì)時(shí)鐘信號(hào)的上升沿或下降沿敏感，表現(xiàn)為單邊沿觸發(fā)計(jì)數(shù)。對(duì)于上升沿觸發(fā)的同步計(jì)數(shù)器而言，當(dāng)時(shí)鐘信號(hào)clk=1 時(shí)，計(jì)數(shù)器處于計(jì)數(shù)狀態(tài);當(dāng)clk=0 時(shí)，計(jì)數(shù)器處于保持狀態(tài)，而下降沿觸發(fā)同步計(jì)數(shù)器情況剛好相反。如果將單邊沿觸發(fā)的計(jì)數(shù)器分別設(shè)計(jì)成上升沿觸發(fā)的偶數(shù)計(jì)數(shù)器和下降沿觸發(fā)的奇數(shù)計(jì)數(shù)器，并把兩個(gè)計(jì)數(shù)器并聯(lián)，則兩個(gè)計(jì)數(shù)器在時(shí)鐘clk 的作用下交替處于計(jì)數(shù)狀態(tài)和保持狀態(tài)。最后，將奇、偶計(jì)數(shù)器的輸出端連接至數(shù)據(jù)選擇器，用clk 作為選通控制信號(hào)。這樣，當(dāng)clk=0 時(shí)，奇計(jì)數(shù)器處于計(jì)數(shù)狀態(tài)，偶計(jì)數(shù)器處于保持狀態(tài)，數(shù)據(jù)選擇器輸出偶計(jì)數(shù)器數(shù)據(jù);當(dāng)clk=1時(shí)，偶計(jì)數(shù)器處于計(jì)數(shù)狀態(tài)，奇計(jì)數(shù)器處于保持狀態(tài)，數(shù)據(jù)選擇器輸出奇計(jì)數(shù)器數(shù)據(jù)。于是，在clk 的控制下，輸出端得到完整的計(jì)數(shù)數(shù)據(jù)。這種并聯(lián)結(jié)構(gòu)的計(jì)數(shù)器在clk=0、1 時(shí)都能實(shí)現(xiàn)計(jì)數(shù)，計(jì)數(shù)器的狀態(tài)在時(shí)鐘脈沖的上升沿和下降沿均可以改變，從而實(shí)現(xiàn)了雙邊沿觸發(fā)計(jì)數(shù)器的功能［9］。

根據(jù)上述雙邊觸發(fā)計(jì)數(shù)器的設(shè)計(jì)思想，在Xilinx 公司的FPGA 器件XC5VLX110T 上進(jìn)行了硬件實(shí)現(xiàn)。仿真與硬件驗(yàn)證結(jié)果表明，設(shè)計(jì)的雙邊沿觸發(fā)計(jì)數(shù)器具有正確的邏輯功能和實(shí)用價(jià)值。圖3是單邊沿觸發(fā)同步計(jì)數(shù)器與雙邊沿觸發(fā)同步計(jì)數(shù)器的仿真波形，圖中CLK_33M 為33 MHz 時(shí)鐘、CLK_594為經(jīng)鎖相、倍頻、去抖動(dòng)之后的高頻時(shí)鐘，Start、Stop分別為待測(cè)飛行時(shí)間的起始和終止信號(hào)，Count_S、Count_D 分別表示單邊沿計(jì)數(shù)器與雙邊沿計(jì)數(shù)器的輸出。

由圖3可見，在相同時(shí)鐘頻率條件下，雙邊沿觸發(fā)計(jì)數(shù)器將計(jì)數(shù)量化誤差減小了一半。在594 MHz參考時(shí)鐘頻率下，理論測(cè)時(shí)精度達(dá)到842 ps.

圖3 單邊沿計(jì)數(shù)器與雙邊沿計(jì)數(shù)器時(shí)序仿真圖Fig3 Time sequence simulation diagram of single edge counter and double edge counter

2.3 相位延遲內(nèi)插技術(shù)

相位延遲內(nèi)插技術(shù)就是利用一組由延遲單元構(gòu)成的延遲鏈，將參考時(shí)鐘作為基準(zhǔn)時(shí)鐘順序延遲n-1 次，得到規(guī)律性相位順延的n 個(gè)參考時(shí)鐘集{Clk_Refi|1≤i ＜n}，n 次延遲之后，參考頻率信號(hào)剛好延遲了一個(gè)周期。于是n-1 延遲后形成的n-1 個(gè)參考頻率信號(hào)和原來基準(zhǔn)頻率信號(hào)形成了在一個(gè)周期內(nèi)的均勻移相信號(hào)。由此可見為了滿足均勻移相的要求，延遲單元的延遲時(shí)間τ要求滿足

圖4所示為參考時(shí)鐘信號(hào)延遲16 次時(shí)的相位分布圖。

(2)式是對(duì)n 個(gè)延遲單元延遲時(shí)間一致性的約束，使得每一路計(jì)數(shù)器的輸出均含有參考時(shí)鐘的相位信息，是減少測(cè)量誤差的關(guān)鍵。

采用n 個(gè)雙邊沿計(jì)數(shù)器在相同計(jì)數(shù)控制信號(hào)(Start/Stop)作用下對(duì)參考時(shí)鐘集{Clk_Refi|1≤i ＜n}分別計(jì)數(shù)，得到n 個(gè)計(jì)數(shù)值Ni，以其算術(shù)平均值作為參考頻率計(jì)數(shù)值。測(cè)得飛行時(shí)間為

圖4 參考時(shí)鐘信號(hào)延遲16 次時(shí)的相位分布Fig.4 Phase distribution of reference clock for sixteen delay

設(shè)Δt2i，Δt1i是服從在［0，Tp)上均勻分布的隨機(jī)變量，由此可得測(cè)量誤差為

式中，Δτi為第i-1 延遲參考頻率的量化誤差，設(shè)已知Δt21，Δt11，由(2)式可得

式中，fmod(x，y)是實(shí)數(shù)求余運(yùn)算，返回x/y 的余數(shù)。x，y 和返回值均為零或正實(shí)數(shù)。

將Δt1i(i=1，…，n)按從小到大順序排列，這n個(gè)數(shù)構(gòu)成公差為τ 的等差數(shù)列，數(shù)列的第1 項(xiàng)記為Δt11一定滿足0≤Δt11＜τ，于是

將(5)式和(6)式代入(4)式，可以求得雙邊沿脈沖計(jì)數(shù)與相位延遲內(nèi)插相結(jié)合的測(cè)時(shí)方法測(cè)量誤差為

值得提出的是，雙邊沿脈沖計(jì)數(shù)與相位延遲內(nèi)插相結(jié)合的測(cè)時(shí)方法雖然將n 次測(cè)量的計(jì)數(shù)值進(jìn)行平均，但并不等同于一般的計(jì)數(shù)平均法。計(jì)數(shù)平均法連續(xù)或隨機(jī)取n 個(gè)計(jì)數(shù)值后平均，因?yàn)閚 次計(jì)數(shù)過程沒有任何相關(guān)性，所以計(jì)算得到的飛行時(shí)間值不會(huì)有任何測(cè)量精度上的提高。

Xilinx 公司FPGA 器件XC5VLX110T 為相位延遲內(nèi)插技術(shù)的實(shí)現(xiàn)提供了豐富的DCM 和PLL 資源，對(duì)前文得到的594 MHz 參考時(shí)鐘進(jìn)行16 次相位內(nèi)插，即可得到一組參考時(shí)鐘集{Clk_Refi|1≤i ＜16}，在Start/Stop 信號(hào)上升沿控制下同時(shí)驅(qū)動(dòng)雙邊沿計(jì)數(shù)器計(jì)數(shù)，由(3)式即得到待測(cè)飛行時(shí)間。

16 路相位延遲內(nèi)插時(shí)序仿真結(jié)果如圖5所示。圖中CLK_33M、Start、Stop 信號(hào)含義與圖4所示相同。本設(shè)計(jì)16 路相位延遲內(nèi)插技術(shù)理論測(cè)時(shí)精度達(dá)到TP/32=53 ps.

圖5 16 路相位延遲內(nèi)插時(shí)序仿真圖Fig.5 Time sequence simulation diagram of sixteen phase delay interpolation

3 測(cè)試實(shí)驗(yàn)及分析

以脈沖計(jì)數(shù)與相位延遲內(nèi)插相結(jié)合的高精度回波飛行時(shí)間測(cè)量方法為核心，在Xilinx 公司XC5VLX110T 器件上實(shí)現(xiàn)了回波飛行時(shí)間測(cè)量系統(tǒng)。33 MHz 外時(shí)鐘條件下，以高精度數(shù)字時(shí)間調(diào)整器DG535(時(shí)間分辨率5 ps)提供標(biāo)準(zhǔn)時(shí)間間隔，進(jìn)行了測(cè)試實(shí)驗(yàn)，實(shí)驗(yàn)數(shù)據(jù)摘錄如表1所示。

實(shí)驗(yàn)結(jié)果誤差分布如圖6所示，設(shè)計(jì)的雙邊沿計(jì)數(shù)器能夠準(zhǔn)確記錄待測(cè)時(shí)間間隔內(nèi)高頻脈沖數(shù)，脈沖計(jì)數(shù)法在33 MHz 時(shí)鐘條件下，能夠?qū)崿F(xiàn)優(yōu)于842 ps 的時(shí)間測(cè)量精度，被測(cè)飛行時(shí)間值越靠近計(jì)數(shù)周期Tp整數(shù)倍時(shí)測(cè)量誤差越小。16 路相位延遲內(nèi)插配合雙邊沿脈沖計(jì)數(shù)器能夠?qū)崿F(xiàn)優(yōu)于55 ps 精度的時(shí)間測(cè)量。

4 結(jié)論

本文提出并實(shí)現(xiàn)了一種基于雙邊沿計(jì)數(shù)器的脈沖計(jì)數(shù)與相位延遲內(nèi)插相結(jié)合的高精度飛行時(shí)間測(cè)量方法，測(cè)量精度優(yōu)于55 ps.提高參考時(shí)鐘頻率(1/TP)以及相位延遲內(nèi)插數(shù)n 均可進(jìn)一步提高測(cè)量精度。

與傳統(tǒng)飛行時(shí)間測(cè)量方法相比，該方法易于在FPGA 中實(shí)現(xiàn)，擴(kuò)展靈活，集成度高，穩(wěn)定性好，能夠有效克服溫度、頻率穩(wěn)定度等隨機(jī)噪聲的干擾。可廣泛應(yīng)用于脈沖激光或雷達(dá)測(cè)距、精密定位、導(dǎo)航等需要高精度測(cè)量時(shí)間間隔的領(lǐng)域。

表1 高精度飛行時(shí)間測(cè)量系統(tǒng)實(shí)驗(yàn)測(cè)試數(shù)據(jù)摘錄Tab.1 Test data extract for high precision time of flight measurement system experiment

圖6 測(cè)量結(jié)果誤差分布Fig.6 Measurement error distribution of test result

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