劉三軍，冉文明，王信杰，譚大祝

(湖北民族學院 信息工程學院，湖北 恩施 445000)

數(shù)字信號在傳輸?shù)倪^程中會受到傳輸線路阻抗和噪聲等因素的影響，使信號發(fā)生傳播衰落、碼間干擾、鄰近波道干擾等現(xiàn)象[1].現(xiàn)有的數(shù)字信號傳輸性能分析儀中大多都應用于特定的場合，通用性方面受到很大的局限.本文提出了基于SOPC技術的數(shù)字信號傳輸性能分析儀，采用m序列模擬實際信道中的噪聲，并能任意設定信噪比以及基帶信號碼率，具有通用性強，性能穩(wěn)定，使用靈活的特點.設計中傳輸信道采用三個截止頻率不同的低通濾波器進行模擬；數(shù)字信號發(fā)生器能夠發(fā)出碼元速率可調的m隨機序列；數(shù)字信號分析電路能在盡量低的信噪比情況下自動提取出同步信號，并用提取的同步信號顯示出眼圖.

1 系統(tǒng)總體方案

1.1 m序列信號發(fā)生器及信號分析電路方案

m序列信號發(fā)生器以FPGA為開發(fā)平臺，通過將50 MHz的時鐘信號分頻得到m序列時鐘，可以方便的改變時鐘頻率.利用非阻塞語句實現(xiàn)m序列，同時通過內嵌的Nios II處理器實現(xiàn)按鍵、顯示等設備的控制.整個信號產(chǎn)生部分以及控制部分集成在一塊FPGA上.

信號分析電路采用FPGA可編程邏輯器件加高速A/D方案.FPGA可以非常方便的獲取高速A/D的采樣數(shù)據(jù)，并且可以通過輸出任意頻率的CLK方式改變采樣頻率，同時通過狀態(tài)機迅速的尋找同步信號，這比采用軟件判斷更靈活.另外，F(xiàn)PGA可以靈活的配置數(shù)字濾波器的特征參數(shù)，并且可以使用多個數(shù)字濾波器.

圖1 系統(tǒng)總體原理圖Fig.1 Hardware structure of the whole system

圖2 多項式1+x2+x3+x4+x8的m序列原理圖Fig.2 The m-sequence principle diagram of polynomial 1+x2+x3+x4+x8

編號中心頻率/K寬度/K階數(shù)110108022011853301292440131025501411468016127710018143

1.2 系統(tǒng)總體設計

系統(tǒng)整體采用兩塊Altera Cyclone II FPGA為開發(fā)平臺，分別實現(xiàn)數(shù)字信號發(fā)生器和數(shù)字信號分析電路.第一個FPGA包含有8級、12級m序列發(fā)生器模塊，并且內嵌Nios II軟核CPU，用來實現(xiàn)按鍵控制和LCD顯示；第二塊FPGA通過調用FIR的兆功能核實現(xiàn)帶通濾波，便于分析電路模塊提取有用信息以及位同步信號.系統(tǒng)整體框圖如圖1所示.

2 偽隨機信號發(fā)生器設計方案

2.1 m序列和曼徹斯特編碼生成原理

m序列是最長線性反饋移存器序列的簡稱，它是由帶線性反饋的移存器產(chǎn)生的周期最長的一種序列[2].多項式1+x2+x3+x4+x8是一個既約多項式，由它產(chǎn)生的m序列的周期為255.該多項式對應的線性反饋移位寄存器原理圖如圖2所示.

曼徹斯特編碼，是將不歸零的普通二進制數(shù)據(jù)與其位率時鐘信號相異或而得，解決了傳輸數(shù)據(jù)沒有時鐘的問題[2].根據(jù)定義，首先將信號時鐘二分頻，得到位率時鐘，再將該位率時鐘與基帶信號相異或便可得到曼徹斯特編碼.

2.2 Nios II CPU模塊配置

采用Altera的SOPC Builder工具構建出Nios II軟核CPU系統(tǒng)，每一個外設都對應著一個特定的IP核，系統(tǒng)添加的IP核有[3-4]：Nios II CPU核，JTAG核用于在線調試，三態(tài)橋總線用于總線共享，SRAM、SDRAM及Flash用來存儲，PIO用于按鍵控制，LCD控制器核用于控制液晶(該IP核為自主開發(fā)).

2.3 電平轉換及加法電路電路設計

由于FPGA輸出的高電平只有3.3 V，需要轉換成標準的TTL電平以便于模擬一般信號在信道中的傳輸.設計中采用CD40106施密特觸發(fā)器實現(xiàn)，具有電路簡單、輸出波形失真度小的優(yōu)點.采用同相加法電路實現(xiàn)噪聲信號和基帶信號的求和，運放選用THS3061，具有通帶頻率寬、供電電壓范圍寬的特點.

3 數(shù)字信號分析電路設計方案

分析電路的設計思路是將待測信號根據(jù)碼率分為低頻和高頻部分(設定10 KHz以上為高頻，1 KHz以下為低頻)，低頻采用比較的方法提取出位同步信號，高頻部分采用窄帶濾波器+鎖相的方法提取位同步信號.設計中根據(jù)位同步信號產(chǎn)生了同頻的鋸齒波，用來在示波器上顯示眼圖.

3.1 A/D采樣電路設計

系統(tǒng)選用ADS828E作為A/D轉換芯片，理想情況下最高轉化速率可以達到75M，實測結果表明最高穩(wěn)定的轉換速率只能達到10 MHz，故系統(tǒng)設定的采樣速率為10 MHz，采樣電路設計參照ADS828E PDF文檔.

3.2 多級、分段數(shù)字濾波器設計

基頻信號經(jīng)曼徹斯特編碼之后含有與碼率同頻的正弦諧波，通過窄帶濾波器可以提取出來[5].但是信號發(fā)送端的碼率是變化的，為了較為精準的提取較高碼率信號的正弦基頻，系統(tǒng)設計了7個不同中心頻率的窄帶濾波器，他們的設計參數(shù)如表1所示.

3.3 鋸齒波電路設計

系統(tǒng)中設計了與V4-syn同步的鋸齒波電路以便于能在模擬示波器上以x-y的方式顯示眼圖，設計中DA選用DAC902E，具體電路設計參照DAC902E PDF文檔.

圖3 濾波器電路圖Fig.3 Schematic of low pass filter circuit

圖4 系統(tǒng)軟件流程圖Fig.4 Software flow chart or system

圖5 m序列實際輸出波形Fig.5 The real output wave of m-sequence

4 低通濾波器及噪聲調幅電路設計

4.1 低通濾波器設計方案

題目要求設計三路不同截止頻率的低通濾波器用來模擬不同的傳輸信道，要求每個濾波器帶外衰減不少于40dB/十倍頻程.設計中選用帶內平坦度優(yōu)良的兩個巴特沃斯三階低通濾波器級聯(lián)得六階低通濾波器，帶外衰減理論上達120dB/十倍頻程，電路設計如圖3所示.計算出濾波器的傳遞函數(shù)[6]為式(1).

(1)

4.2 噪聲調幅電路設計方案

從FPGA輸出的噪聲電壓VPP是3.3 V，題目要求噪聲電壓能從100 mV～TTL電平幅度調.為解決這個問題，首先將噪聲信號放大到5 V，再通過TLC7528程控衰 減調節(jié)，由于LC7528的轉換頻率可達到25 MHz，可以使10 M的噪聲電壓不失真的程控衰減.

5 軟件設計

系統(tǒng)采用嵌入式軟核CPU Nios II來承擔按鍵、顯示及系統(tǒng)控制的任務，開發(fā)環(huán)境為Altera公司提供的集成開發(fā)環(huán)境IDE(Integrated Development Environment)[8].軟件流程圖如圖4所示.

6 系統(tǒng)測試方案及結果分析

6.1 m序列驗證及曼徹斯特編碼測試

可以通過具有存儲功能的示波器進行存儲回放的方式來驗證m序列的正確性.由m序列遞推公式可知，新生成的碼元，應該是前8個已生成碼元的函數(shù).如果每個新生成的碼元與前面8個碼元之間都有這樣的關系，表明該m序列是正確的，實際序列輸出如圖5.在圖5中從左至右取序列001011001，根據(jù)推論可得0^1^1^0=1，等于最后一位，證明m序列正確.

數(shù)據(jù)率測試參數(shù)如表2所示，頻率輸出誤差達到0.004%，遠遠超出題目要求指標.

表2 數(shù)據(jù)率參數(shù)測試表

6.2 低通濾波器參數(shù)測試及結果分析

設計中采用三個低通濾波器，用來模擬不同信道的通頻帶傳輸特性.三個濾波器的主要區(qū)別是截止頻率的不同，分別是:100、200、500 kHz.共同特性是每個濾波器帶外衰減不小于40 dB/十倍頻程，通帶增益要求在0.2～4.0范圍內可調.通過掃頻儀測得三路濾波器參數(shù)斷濾波器性能，測量結果表明-3dB截止頻率誤差小于5%.三路濾波器參數(shù)如表3所示.

表3 模擬低通濾波器性能測試表

6.3 眼圖測試結果

在測試，將數(shù)字信號分析電路輸出信號加載到數(shù)字示波器X端、將提取的同步信號加載到數(shù)字示波器的外觸發(fā)端形成“眼圖”，如表4所示.

表4 眼圖測試表

通過對比可以看出，在高信噪比的情況下眼圖質量明顯好于低信噪比的眼圖質量，這就表明本文所設計的系統(tǒng)能夠準確的測出數(shù)字線路的傳輸性能.

[1] 肖閩進.基于FPGA的數(shù)字通信誤碼測試系統(tǒng)設計[J].常州工學院學報,2006,19(5):32-34.

[2] 樊昌信,張浦翊,徐炳祥.通信原理[M].北京：國防工業(yè)出版社,2001.

[3] Altera.Corporation.www.altera.com[EB/OL].NiosⅡ Software Deuelopment Manaal,2011-09-01.

[4] Altera.Corporation.www.altera.com[EB/OL].Sopc Build PTF File Reference Manual,2011-09-03.

[5] 張仁杰.廣義多載波濾波器組的算法研究和FPGA實現(xiàn)[D].南京：東南大學,2006.

[6] 劉樹棠.基于運算放大器和模擬集成電路的電路設計[M].西安：西安交通大學出社,2010.

[7] 高吉祥.電子儀器儀表設計[M].北京：電子工業(yè)出版社,2007

[8] Altera Corporation.www.altera.com[EB/OL].Nios II Hardware Development Tutorial,Version 9.1 June,2010-06-10.