謝慧琴+李君+曹立強+萬里兮

摘 要： 埋入堆疊芯片技術(shù)在實現(xiàn)封裝小型化的同時，增加了封裝電學(xué)設(shè)計的復(fù)雜性。以一個數(shù)字系統(tǒng)為例，詳細闡述了埋入堆疊芯片封裝結(jié)構(gòu)的電學(xué)設(shè)計過程。利用電磁仿真軟件提取了該封裝結(jié)構(gòu)的寄生參數(shù)，并通過S參數(shù)、延時、反射分析，確定長綁定線為影響鏈路信號質(zhì)量的關(guān)鍵因素，其影響直接限制了埋入堆疊芯片技術(shù)的應(yīng)用范圍。運用RLC傳輸線模型分析了長綁定線造成大的信號質(zhì)量衰減的原因。最后，提出了一種大幅減短綁定線長度并提升鏈路電學(xué)性能的優(yōu)化結(jié)構(gòu)，拓展了此技術(shù)在高速領(lǐng)域的應(yīng)用。眼圖的對比結(jié)構(gòu)表明，新結(jié)構(gòu)能降低鏈路的阻抗失配，減小信號延時，并大大改善高速信號的質(zhì)量。

關(guān)鍵詞： 埋入堆疊芯片； S參數(shù)； 延時； 反射； 眼圖

中圖分類號： TN710?34 文獻標識碼： A 文章編號： 1004?373X（2014）16?0138?06

lectrical simulation and optimization of special package structure with embedded stacked?dies

XIE Hui?qin1， 2， LI Jun1， 2， CAO Li?qiang1， 2，WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China）

Abstract： The embedded stacked?die technique miniaturizes the package outline of a multi?chip system， but increases the electrical design complexity of the package structure. The electrical simulation and optimization process of the package design of a digital system which utilized this technique is elaborated in this paper. The parasitic parameters of the package structure were extracted by electromagnetic simulation software. By S?parameter， time delay and reflection analysis， the bonding wires were determined to be the critical factors that affect the signal quality and significantly limit the application of embedded stacked?chip technique. The phenomena were then explained by RLC model. In the last， an optimized structure was proposed to reduce the length of bonding wires and enhance the electrical performance of the whole channel. The contrast result according to the eye diagram indicates that the new structure has reduced the link impedance mismatching and time delay， and improved the quality of high?speed signals.

Keywords： embedded stacked?die； S?parameter； time delay； reflection； eye diagram

0 引 言

隨著電子產(chǎn)品朝著高密度集成、多功能和小型化方向的不斷發(fā)展，堆疊芯片（Stacked Die）、封裝堆疊（Package on Package，PoP）、封裝內(nèi)封裝（Package in Package，PiP）、埋入有源器件和硅基轉(zhuǎn)接板（Through Silicon Via，TSV）等三維封裝技術(shù)不斷發(fā)展[1?2]。其中，堆疊芯片技術(shù)[3]最早于1998年Sharp（夏普），Hitachi（日立），Mitsubishi（三菱）和Intel （英特爾）共同推出，應(yīng)用于大規(guī)模量產(chǎn)的手機，它也是工業(yè)發(fā)展最成熟且成本最低廉的3D封裝技術(shù)。埋入有源器件分為芯片先置型和芯片后置型兩種[4]。芯片后置型埋入技術(shù)由美國喬治亞理工大學(xué)的封裝研究中心提出[5]。這種技術(shù)是在疊層基板制作完成之后在基板上開腔，然后將芯片埋入該腔體而形成封裝結(jié)構(gòu)，芯片和腔體之間的縫隙用有機材料和工程粘結(jié)材料填充。相比較芯片先置型埋入技術(shù)，芯片后置型埋入具有成本低、可靠性高、散熱好、可返工性等諸多優(yōu)點。為了以較低的成本顯著實現(xiàn)多芯片數(shù)字系統(tǒng)的小型化，其封裝設(shè)計綜合采用堆疊芯片和芯片后置型埋入技術(shù)。這種封裝結(jié)構(gòu)的設(shè)計，小型化成效十分顯著，但封裝的電學(xué)設(shè)計難度大大提高。本文詳細闡述了該封裝結(jié)構(gòu)的電學(xué)設(shè)計過程。

1 封裝結(jié)構(gòu)

本文以一個數(shù)字智能系統(tǒng)的封裝設(shè)計為例，系統(tǒng)中包含4個有源芯片和22個0201尺寸的貼片電阻電容。圖1為該封裝結(jié)構(gòu)的示意圖。四款芯片的功能包括外設(shè)驅(qū)動、微處理器、計量和閃存，標記分別為D1，D2，D3，D4。D1，D2，D3芯片大小逐漸增加，形成金字塔型堆疊并埋入腔體。所有芯片厚度為300 μm，全部采用互補金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor Transistor，CMOS）工藝。從圖左側(cè)可以看出，基板為六層板，編號為M1～M6，其中，M1，M3，M5為信號線，M2，M4，M6為電源地平面，基板各金屬層之間使用通孔連接。

封裝基板的最大特點是基板部分被銑刀切割形成兩層臺階、且臺階上有線路的腔體，用于堆疊芯片的埋入和互連。D1芯片通過綁定線與基板M1層連接。D4通過凸點與基板M1層互連。由于腔體臺階上有與M3層線路互連的金手指焊盤（Finger Pad），D2芯片可通過綁定線直接與基板M3層線路互連。又由于腔體底部有M5層線路，D3芯片通過凸點與基板互連?？梢钥闯觯€鍵合和倒裝焊混合互連、埋入堆疊芯片和腔體基板是該封裝結(jié)構(gòu)的主要特點。圖的右側(cè)數(shù)字代表各層介質(zhì)的厚度，單位為μm。介質(zhì)厚度的確定是根據(jù)板廠的備料情況和機械仿真的結(jié)果。封裝結(jié)構(gòu)采用標準球柵陣列封裝（Ball Grid Array，BGA），焊球直徑為500 μm，間距為800 μm，封裝尺寸為16 mm×16 mm×2 mm。

圖1 封裝結(jié)構(gòu)示意圖

2 電學(xué)仿真

本節(jié)中使用電磁仿真軟件對封裝的電學(xué)性能進行綜合仿真分析，研究鏈路中引起信號質(zhì)量衰減的關(guān)鍵結(jié)構(gòu)。

仿真中使用HFSS提取該封裝結(jié)構(gòu)的綁定線寄生參數(shù)。HFSS是三維電磁場設(shè)計和分析的工業(yè)標準，能精確計算任意三維結(jié)構(gòu)的電磁場。圖2為HFSS中手動建立的仿真模型，包括埋入堆疊芯片，腔體基板和綁定線等結(jié)構(gòu)及局部細節(jié)圖，模型中各結(jié)構(gòu)的尺寸與版圖中的設(shè)計完全一致。模型中綠色部分為基板，灰色部分為芯片，黃色部分為綁定線和金手指焊盤。其中兩根長綁定線連接D1芯片和基板M1層，分別為信號線和回流地線，芯片管腳和金手指焊盤處分別添加端口Port1和Port2。兩根短綁定線連接D2芯片和基板M3層，分別為信號線和回流地線，芯片管腳和金手指焊盤處分別添加端口Port3和Port4。

圖2 綁定線仿真的整體模型和模型局部細節(jié)圖

圖3為HFSS的綁定線S參數(shù)仿真結(jié)果，其中，圖（a）為插入損耗S12，圖（b）為回波損耗S11。黑色圓點標注的紫曲線表示是長綁定線的仿真結(jié)果，黑色小三角形標注的紅色曲線表示的是短綁定線的仿真結(jié)果。4條曲線均平滑不存在諧振點，說明信號綁定線和地綁定線對可視為橫截面均勻的兩導(dǎo)體傳輸線結(jié)構(gòu)。

圖3 不同長度綁定線S參數(shù)的仿真結(jié)果

圖3（a）中，在相同頻率下，長綁定線的插入損耗大于短綁定線的插入損耗，信號傳輸特性隨著綁定線長度的增加變差。當(dāng)頻率增加時，兩綁定線的插耗的差值越來越大，5 GHz時，兩者的差值約為1.3 dB，當(dāng)頻率升高為10 GHz時，長綁定線的插損為-4.3 dB左右，短綁定線的插損僅為-1.5 dB左右，兩者的差值增加為2.8 dB。頻率增加時，長綁定線的插損大大增加，不利于信號的傳輸[6]。圖3（b）中，當(dāng)頻率大于500 MHz時，兩綁定線的回波損耗S11均高于-30 dB，說明綁定線與端口阻抗（50 Ω）之間存在大的失配[7]，信號從芯片傳入綁定線會存在很大的反射。10 GHz時，長綁定線S11接近0，短綁定線的S11也只有-6 dB左右，信號大部分被反射。

不同于3D全波電磁場求解器仿真速度較慢，2.5D全波電磁場求解器能快速準確地分析包含大規(guī)模復(fù)雜的電源、地平面的PCB和封裝SI及PI設(shè)計。根據(jù)此封裝結(jié)構(gòu)的設(shè)計，M2，M4，M6層均設(shè)計有大面積的電源、地平面作為M1，M3，M5層信號的參考平面。所以，仿真時用SIWAVE仿真基板鏈路的電學(xué)特性。

SIWAVE網(wǎng)格劃分為二維平面的網(wǎng)格劃分，即對于同一高度，SIWAVE默認為同一介質(zhì)。對于腔體基板，同一高度，基板部分為介質(zhì)，部分為空氣，所以SIWAVE忽略基板的腔體結(jié)構(gòu)。同時，SIWAVE的疊層設(shè)計時自然累積高度，所以，SIWAVE并不支持埋入堆疊芯片的結(jié)構(gòu)。對于沒有參考平面（一般以電源地平面參考）的信號線，SIWAVE是不能模擬的。腔體的存在， M2和M4層的電源地平面被挖空，電源地平面的完整性被破壞。但是，腔體內(nèi)M1～M4層并沒有布線，仿真結(jié)果不受影響。

圖4為基板中典型信號S0從金手指焊盤到BGA球的傳輸特性與不同長度的綁定線傳輸曲線的傳輸特性的對比結(jié)果。

圖4 不同長度的綁定線和基板鏈路的插入損耗結(jié)果對比

圖4中，黑色圓點標注的藍色曲線為基板無源鏈路的金手指焊盤到BGA焊球的插入損耗S12，黑色小三角形標注的紅色曲線為長綁定線（受到本系統(tǒng)芯片尺寸和腔體基板的加工能力限制，綁定線和金手指焊盤的橫向距離為3 000 μm）的插入損耗S12，小正方形標注的粉色曲線為短綁定線（若不使用此系統(tǒng)，根據(jù)基板的加工能力和貼片的裕量，綁定線的最小二維橫向距離約為700 μm）的插入損耗。由于基板中無源鏈路中過孔、焊盤、BGA球等結(jié)構(gòu)的多個不連續(xù)結(jié)構(gòu)的影響[8]，插入損耗S12存在兩個較大的諧振點。但若不考慮曲線諧振點存在的窄頻率區(qū)間，大部分頻帶范圍內(nèi)，基板無源鏈路的衰減小于綁定線的衰減。特別是當(dāng)頻率低于4 GHz（系統(tǒng)工作的頻帶范圍內(nèi)），基板鏈路的衰減小于綁定線的衰減。而且，短綁定線的損耗在整個頻帶范圍內(nèi)小于基板無源鏈路的損耗，且綁定線的最小損耗只有-0.12 dB左右。所以，封裝中信號路徑優(yōu)化的關(guān)鍵是減小綁定線的長度。

為了進一步驗證綁定線對信號線質(zhì)量的影響，在ADS中進行信號延時和反射分析。圖5為ADS的仿真鏈路結(jié)構(gòu)圖。

鏈路中包括從HFSS中提取的綁定線寄生參數(shù)文件和SIWAVE中提取的基板信號線的寄生參數(shù)文件。圖（a）的仿真激勵源為幅值為1 V，頻率為1 GHz的正弦信號。圖（b）的仿真激勵源為幅值為1 V，上升時間為100 ps的階梯信號。圖（a）和圖（b）中均設(shè)立V1，V2，V5三個觀測點，其中，V1表示的綁定線起點的波形，V2表示綁定線的終點的波形，V5表示的是基板無源鏈路終點的波形。

圖5 ADS的仿真鏈路結(jié)構(gòu)圖

圖6 為時域仿真結(jié)果圖。其中圖（a）為延時分析的結(jié)果。V1，V2，V5的第一個正弦波波峰到達的時間分別為224 ps，271 ps和329 ps。所以，信號在綁定線的延時與信號在基板無源鏈路中的延時幾乎都為50 ps左右，綁定線的延時約為整個封裝結(jié)構(gòu)延時的一半。圖（b）為反射分析的結(jié)果，其中紫色曲線為信號在綁定線起點位置波形，藍色曲線為信號在金手指焊盤處波形，紅色曲線為信號經(jīng)過BGA焊球后的波形。

對比原來的激勵幅值1 V的階梯信號，剛到達綁定線的信號波形（紫色曲線）畸變嚴重，可見，信號在此處存在很大的反射，綁定線與端口阻抗（50 Ω）失配嚴重。這與之前的綁定線S11的分析結(jié)果一致。

紫色波形達到的信號幅值為634 mV，可知反射電壓約為134 mV，反射系數(shù)ρ為0.268。藍色曲線為信號經(jīng)過長綁定線后的波形，信號峰值減小，信號的上沖幾乎消失，這是由綁定線信號的衰減引起的。 紅色曲線為信號經(jīng)過整個封裝結(jié)構(gòu)后的波形，波形大致為階梯信號，但上升時間幾乎增加了一倍，這與延時分析的結(jié)果吻合。

圖6 時域仿真結(jié)果

綜上分析，長綁定線是鏈路中引起信號質(zhì)量衰減的一個非常重要的因素。長綁定線為大的感性突變，是引起整個封裝鏈路衰減和延時的關(guān)鍵結(jié)構(gòu)。另外，如果需要對封裝中信號路徑進一步優(yōu)化，可以對基板中的不連續(xù)結(jié)構(gòu)進行優(yōu)化，消除基板無源鏈路插入損耗曲線的諧振點。

3 RLC傳輸線模型理論分析

封裝結(jié)構(gòu)中，綁定線懸空遠離地平面，所以，信號綁定線和地綁定線可以看作是兩根導(dǎo)線組成的傳輸線結(jié)構(gòu)。傳輸線結(jié)構(gòu)可級聯(lián)多個RLC集總電路單元等效。

[lcmax=λrcεrfmax]

式中：[lcmax]為單個集總單元的最大電氣長度；綁定線的最大仿真頻率[fmax]為10 GHz；c為光速3×108 m/s；[εr]為綁定線周圍介質(zhì)的介電常數(shù)；[λr]為單個集總電路結(jié)構(gòu)的長度與最大頻率對應(yīng)波長的比值，一般取值0.1。綁定線周圍為模塑膠，模塑膠的相對介電常數(shù)受工藝條件、材料參數(shù)等的影響，會有一定的波動，可以設(shè)置為4。計算可知，10 GHz下綁定線的最大電氣長度為1 mm左右。所以，本案例中的短綁定線（1 mm）可以用單個集總RLC模型等效，而長綁定線（3 mm）不能直接用此模型等效。

圖7為綁定線的一階（短綁定線）和三階 （長綁定線） RLC模型。其中，Lbond為綁定線寄生電感，可使用經(jīng)驗值1 nH/mm；Rbond為綁定線的寄生電阻，可取值為10 mΩ/mm；Cpad為綁定線對地的寄生電容，使用經(jīng)驗值100 fF。

圖7 不同長度綁定線的RLC模型

圖8為ADS中利用一階、三階RLC模型仿真不同長度的綁定線的S參數(shù)結(jié)果對比。

當(dāng)綁定線長度較短時，綁定線可看作一階RLC集總參數(shù)模型，綁定線的損耗很小。但當(dāng)綁定線長度增加到大于電氣長度后，三階模型的S參數(shù)急劇下降，電路形成激烈的RLC震蕩電路，能量大部分在電路中不能傳輸。

4 優(yōu)化設(shè)計

根據(jù)仿真結(jié)果的分析，長綁定線是引起此封裝結(jié)構(gòu)中鏈路信號質(zhì)量變差的一個極為重要的因素，這將限制埋入堆疊芯片技術(shù)的應(yīng)用范圍。

由于優(yōu)化設(shè)計是為了拓展埋入堆疊芯片封裝技術(shù)的應(yīng)用范圍，所以優(yōu)化設(shè)計不用局限于此系統(tǒng)，芯片的大小和類型不受本案例的限制。若仍采用之前的正金字塔形芯片堆疊方式，由于最上層芯片綁定線過長，且很難進行補償，所以，優(yōu)化設(shè)計采用了類倒金字塔型結(jié)構(gòu)。

圖8 RLC模型不同長度綁定線的S參數(shù)仿真結(jié)果

圖9為優(yōu)化設(shè)計的封裝結(jié)構(gòu)示意圖。由于芯片Dummy1的面積大于芯片Dummy2的面積，所以，芯片Dummy2的綁定線無法扇出。所以，在芯片Dummy1和芯片Dummy2之間增加一個隔片（Spacer），隔片的厚度大于芯片Dmmy2 的綁定線弧高（一般弧高大于40 μm）。芯片Dummy1的鍵合采用懸臂式鍵合的方式。由于本案例中的基板已經(jīng)通過工藝驗證可行，同時，為了方便優(yōu)化設(shè)計的過程，優(yōu)化設(shè)計也使用該尺寸的基板，只改變芯片的大小。實際系統(tǒng)中可根據(jù)芯片的尺寸重新設(shè)計基板的尺寸。

根據(jù)之前基板的加工經(jīng)驗，芯片與基板腔體的邊緣距離設(shè)置為350 μm，金手指焊盤距離基板邊沿350 μm，綁定的橫向距離為700 μm。為減小封裝的高度，并符合腔體的高度，本優(yōu)化設(shè)計中所有芯片厚度和隔片（Spacer）的厚度設(shè)置為100 μm。

眼圖分析常用來直觀的評價高速鏈路的傳輸特性[9]，圖10為鏈路優(yōu)化前后的2 Gb/s眼圖分析對比。圖（a）為鏈路優(yōu)化前的眼圖，眼圖整體比較干凈，且線條較細，散點較少，是因為鏈路中并沒有較大的噪聲。但眼圖的上升沿有明顯的振鈴，這是信號路徑阻抗不匹配引起的。這與之前的分析結(jié)果長綁定線為大的阻抗不連續(xù)點一致。圖（b）為鏈路優(yōu)化后的眼圖，眼圖質(zhì)量明顯變好。眼圖整體更為干凈，線條更細，散點更少，說明新結(jié)構(gòu)中信號的隔離度進一步提高，這與不同芯片綁定線物理距離增加有關(guān)。

圖9 優(yōu)化后的封裝結(jié)構(gòu)的示意圖

由于新結(jié)構(gòu)的綁定線長度減小，眼圖上升沿的振鈴消失。另外，眼圖的上升、下降沿變陡，眼寬增加，說明信號延時減小。

圖10 眼圖分析

5 結(jié) 語

本文以一個數(shù)字系統(tǒng)的封裝設(shè)計為例，研究了埋入堆疊芯片封裝結(jié)構(gòu)的電學(xué)特性。研究發(fā)現(xiàn)，此封裝結(jié)構(gòu)中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內(nèi)插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質(zhì)量畸變，限制埋入堆疊芯片技術(shù)應(yīng)用的關(guān)鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學(xué)性能的優(yōu)化結(jié)構(gòu)。對比原來的結(jié)構(gòu)，新結(jié)構(gòu)的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結(jié)構(gòu)拓展了埋入堆疊芯片技術(shù)在高速領(lǐng)域的應(yīng)用。

參考文獻

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圖10 眼圖分析

5 結(jié) 語

本文以一個數(shù)字系統(tǒng)的封裝設(shè)計為例，研究了埋入堆疊芯片封裝結(jié)構(gòu)的電學(xué)特性。研究發(fā)現(xiàn)，此封裝結(jié)構(gòu)中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內(nèi)插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質(zhì)量畸變，限制埋入堆疊芯片技術(shù)應(yīng)用的關(guān)鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學(xué)性能的優(yōu)化結(jié)構(gòu)。對比原來的結(jié)構(gòu)，新結(jié)構(gòu)的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結(jié)構(gòu)拓展了埋入堆疊芯片技術(shù)在高速領(lǐng)域的應(yīng)用。

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圖10 眼圖分析

5 結(jié) 語

本文以一個數(shù)字系統(tǒng)的封裝設(shè)計為例，研究了埋入堆疊芯片封裝結(jié)構(gòu)的電學(xué)特性。研究發(fā)現(xiàn)，此封裝結(jié)構(gòu)中，長綁定線為大的感性突變，信號能量大部分被反射。在很寬的頻帶范圍內(nèi)插損大于整個基板無源鏈路插損，長綁定線延時約占整個鏈路延時的一半。所以，長綁定線是引起信號質(zhì)量畸變，限制埋入堆疊芯片技術(shù)應(yīng)用的關(guān)鍵因素。

最后，本文提出了一種大幅減短綁定線長度并提升鏈路電學(xué)性能的優(yōu)化結(jié)構(gòu)。對比原來的結(jié)構(gòu)，新結(jié)構(gòu)的眼圖上升沿的振鈴消失，眼圖的上升、下降沿變陡，眼寬增加，信號延時減小，高速信號的傳輸性能變好。新的封裝結(jié)構(gòu)拓展了埋入堆疊芯片技術(shù)在高速領(lǐng)域的應(yīng)用。

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