摘要：文章引入了一種基于Shift Register 的CAM的VHDL實現(xiàn)方案，所實現(xiàn)的CAM具有端口可重新配置性、易于升級擴展和快速的匹配查找等特點，并在網(wǎng)絡協(xié)處理器仿真中得到了應用。
　　關鍵詞：CAM；Shift Register；VHDL
　　
　　一、CAM功能描述
　　
　　CAM（Content Addressable Memory，內(nèi)容可尋址存儲器）是一種特殊的存儲陣列。它通過將輸入數(shù)據(jù)與CAM中存儲的所有數(shù)據(jù)項同時進行比較，迅速判斷出輸入數(shù)據(jù)是否與CAM中的存儲數(shù)據(jù)項相匹配，并給出匹配數(shù)據(jù)項的對應地址和匹配信息。CAM以其高速查找、大容量等特點而被廣泛地應用于電訊、網(wǎng)絡等領域。
　　本文介紹一種用VHDL設計CAM的方案。該方案以移位寄存器為核心，具有可重新設置改變字長、易于擴展、匹配查找速度快等特點。
　　與RAM相似，CAM是將數(shù)據(jù)項存儲在一個陣列中。每個數(shù)據(jù)項的位數(shù)叫做字寬，CAM中所有數(shù)據(jù)項的條數(shù)叫做CAM的深度。通過字寬和深度可以表征CAM中容量。
　　CAM的基本框圖如圖1所示，在寫CAM模式（配置）時，WR_E信號有效，MC_E信號無效，此時通過地址線ADD選擇DIN輸入的數(shù)據(jù)將要被寫放哪一個單元；在讀CAM模式（查找匹配）時，WR_E信號無效，MC_E信號有效，CAM將不使用地址線，而是直接將DIN讀入的數(shù)據(jù)與CAM中存儲的各條數(shù)據(jù)項進行并行比較。如果CAM中含有與此時輸入數(shù)據(jù)相匹配的存儲數(shù)據(jù)項，CAM將從MC_ADD輸出此存儲數(shù)據(jù)項的地址，并且通過MC_OK輸出匹配成功的信息。在查找匹配模式時，由于CAM是將輸入數(shù)據(jù)與存儲數(shù)據(jù)項并行比較，所以速度極快。同時，由于不需要通過地址線來尋址數(shù)據(jù)項，CAM將不受地址線寬度的限制，容易擴展。
　　
　　二、基于移位寄存器的CAM的設計
　　
　　為了說明設計方案，以一個寬度為4位、深度為1的基本CAM存儲單元為例。利用這樣一個基本存儲單元，通過適當級聯(lián)，可以構成任意字寬和深度的CAM。該基本單元采用一個16位的移位寄存器（SHIFT REGISTER）、一個4位的比較器（COMPARATOR），外加16位的計數(shù)器（COUNTER）和一個“二選一”的選擇器（MUX）構成（見圖2）。
　　
　　在寫CAM模式時，WR_E信號有效，DIN輸入的是將要寫入數(shù)據(jù)存儲項的4位數(shù)據(jù)。計數(shù)器進行從“1111”到“0000”的減計數(shù)，并將計數(shù)輸出值與DIN輸入值進行比較。若二者相同，比較器輸出“1”到移位寄存器中；不同則輸出“0”到移位寄存器中。在16個時鐘周期之后，將完成DIN輸入數(shù)據(jù)與計數(shù)器輸出的所有情況的比較。這樣，移位寄存器中將存入15個"0"和一個“1”。
　　在讀CAM模式時，MC_IN為“1”，此時，DIN輸入的數(shù)據(jù)直接送到移位寄存器的地址端，它將決定移位寄存器輸出其16個位中的哪一位。如果該位輸出“1”，則表示此時DIN與原來寫入該單元的數(shù)據(jù)相同，即發(fā)生匹配；反之則輸出“0”，表示無匹配項。
　　以上討論只是針對4位字寬的數(shù)據(jù)項的讀寫，而對于更長字寬的數(shù)據(jù)項，必須進行字寬擴展。可用多個比較器和移位寄存器組成的存儲數(shù)據(jù)項并聯(lián)在一起，組成一個字結構，即把輸入的數(shù)據(jù)按每4位分為一組，每組對應一套比較器和移位寄存器，每組只產(chǎn)生一個最終的MTACH_OUT信號。例如，對于16位的數(shù)據(jù)項，就需要4組這樣的結構，這4組基本結構中的讀和寫可以同時完成，只有4組都產(chǎn)生匹配信號，最終的MC_OUT輸出才有“1”，表明讀入的16位DIN數(shù)據(jù)與存儲的數(shù)據(jù)項匹配。
　　CAM只需要存儲多個數(shù)據(jù)項，因此需要多個字結構的深度擴展。將這些字結構中的比較器和移位寄存器分別組合在一起，構成比較器陣列（COMPARATORARRAY）和移位寄存器陣列（SHIFT REGISTERARRAY）。為了在寫CAM時進行寫入數(shù)據(jù)的定位，還需要一個地址譯碼模塊（ADDRESS DECODER）來指出是對哪一個數(shù)據(jù)項進行寫操作。在讀CAM時，得到輸入數(shù)據(jù)與各個存儲數(shù)據(jù)項的匹配信息之后，還要對這些匹配信息進行編碼，得到最后通過輸出編碼模塊（OUTPUT ENCODER）要輸出的相匹配的存儲數(shù)據(jù)項的地址MC_ADD和是否發(fā)生匹配的信息MC_OK。完整的CAM結構框圖見圖3。
　　
　　
　　三、 基于移位寄存器的CAM的VHDL實現(xiàn)
　　
　　硬件描述語言VHDL是一種應用于電路設計的描述語言，其他的硬件描述語言相比，VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。
　　本設計以一個數(shù)據(jù)項字寬為16位、深度為8的CAM為例，進行VHDL設計，并進行綜合優(yōu)化。綜合后的仿真分析表明，該方案是合理可行的。
　　圖4為匹配查找的時序仿真結果，CAM中預先放入了005B、00AC、2BD8、2434、1024、01CC六個數(shù)據(jù)（十六進制）。CLK為系統(tǒng)時鐘，DIN為數(shù)據(jù)輸入，MC_ADD為匹配地址輸出信號，MC_OK為是否發(fā)生匹配信號。從仿真波形可以看出，輸入數(shù)據(jù)經(jīng)過兩個時鐘周期，輸出匹配信息，包括是否匹配和相匹配的存儲數(shù)據(jù)項的地址。如果不匹配，是否匹配的信號為0，而輸出地址線不變。
　　本方案以移位寄存器設計CAM，在寫模式下需要16個時鐘周期完成一個數(shù)據(jù)項的寫入；讀模式僅需一個時鐘周期。它具有速度快、易于重新配置、易于擴展等特點。本方案中的CAM利用Xilinx Virtex系列器件實現(xiàn)，時鐘最高頻率可達80MHz以上。以本方案為基礎，擴展到32位、36位的實用化CAM已運用于網(wǎng)絡協(xié)處理器的仿真測試中，并取得了較好的效果。
　　
　　參考文獻：
　　1、R.Neale.Is content addressable memory (CAM) the key to network success?[J].Electronic Engineer