高晨祥，林丹穎，韓林潔，馮謨可，許建中，李彬彬

（1.新能源電力系統(tǒng)國(guó)家重點(diǎn)實(shí)驗(yàn)室（華北電力大學(xué)），北京市 102206；2.哈爾濱工業(yè)大學(xué)電氣工程及自動(dòng)化學(xué)院，黑龍江省哈爾濱市 150001）

0 引言

電力電子變壓器（power electronic transformer，PET）因其安全穩(wěn)定的電壓變換、可靠靈活的功率控制等功能，在當(dāng)前大規(guī)模交直流混聯(lián)、新能源匯集的電力系統(tǒng)發(fā)展需求下，展現(xiàn)出十分重要的理論研究與工程實(shí)用價(jià)值［1-3］。使用高頻鏈（high frequency link，HFL）隔 離 的 雙 有 源 橋（dual active bridge，DAB）型PET 是其中的關(guān)鍵設(shè)備之一［4］。

電磁暫態(tài)（electromagnetic transient，EMT）實(shí)時(shí)仿真具備效率高、可控制器硬件在環(huán)調(diào)試等諸多優(yōu)勢(shì)，已成為設(shè)備級(jí)效率、功率密度、經(jīng)濟(jì)性測(cè)試，以及電網(wǎng)級(jí)在線分析、故障預(yù)演等方面研究分析的重要工具［5-7］。隨著PET 在配電網(wǎng)中的應(yīng)用，其實(shí)時(shí)仿真研究受到廣泛關(guān)注。當(dāng)前，PET 的電磁暫態(tài)實(shí)時(shí)仿真研究面臨以下困難和挑戰(zhàn)［8-11］：

1）高頻鏈的工作頻率日漸提高，為實(shí)現(xiàn)對(duì)高頻瞬態(tài)過(guò)程的精確擬合，實(shí)時(shí)仿真過(guò)程中要求采用很小的仿真步長(zhǎng)，常為最小開(kāi)關(guān)周期的1/100～1/20［12-13］（1 μs 及以下）。這要求PET 的實(shí)時(shí)仿真模型具有很好的并行性和低仿真延時(shí)。

2）模塊結(jié)構(gòu)復(fù)雜，模塊間拓?fù)溥B接方式多樣［14］，導(dǎo)致了很高的計(jì)算復(fù)雜度。但是，實(shí)時(shí)仿真硬件平臺(tái)，如現(xiàn)場(chǎng)可編程門(mén)陣列（fieldprogrammable gate array，F(xiàn)PGA）等，硬件資源有限，限制了仿真規(guī)模。

3）模塊化級(jí)聯(lián)的結(jié)構(gòu)使得PET 節(jié)點(diǎn)導(dǎo)納矩陣的階數(shù)很高，且開(kāi)關(guān)器件多。網(wǎng)絡(luò)解算過(guò)程中，面臨大量的大規(guī)模矩陣存儲(chǔ)，對(duì)內(nèi)存要求較高。

目前，針對(duì)PET 實(shí)時(shí)仿真的研究按開(kāi)關(guān)器件的建模方法，可分為以下3 類(lèi)：

1）基于L/C 定導(dǎo)納開(kāi)關(guān)模型的實(shí)時(shí)仿真。L/C模型具有節(jié)點(diǎn)導(dǎo)納矩陣不隨開(kāi)關(guān)狀態(tài)改變的優(yōu)良特性［15-17］，被廣泛應(yīng)用于主流的商用實(shí)時(shí)仿真軟件，如RTDS、RT-LAB。文獻(xiàn)［18］基于RT-LAB 的庫(kù)元件和eHS 解算器，搭建了包含3 個(gè)DAB 模塊的800 ns PET 實(shí)時(shí)仿真模型。為解決高頻情況下L/C 模型的虛擬功率損耗問(wèn)題，文獻(xiàn)［19-21］提出了基于響應(yīng)匹配的廣義L/C 模型，實(shí)現(xiàn)了3 個(gè)DAB 模塊的250 ns 實(shí)時(shí)仿真及硬件在環(huán)測(cè)試。相比于基于常規(guī)L/C 開(kāi)關(guān)的實(shí)時(shí)模型，該模型在仿真精度方面得到極大提高。但是，其對(duì)仿真資源的需求相對(duì)較高，仿真規(guī)模問(wèn)題尚未得到很好解決。

2）基于二值電阻開(kāi)關(guān)模型的實(shí)時(shí)仿真。二值電阻模型可準(zhǔn)確反映電力電子裝備的系統(tǒng)級(jí)特性，被廣泛應(yīng)用于PSCAD/EMTDC 等離線仿真軟件中［22］，但是存在由開(kāi)關(guān)狀態(tài)切換引起的節(jié)點(diǎn)導(dǎo)納矩陣時(shí)變問(wèn)題。在實(shí)時(shí)仿真過(guò)程中通常引入矩陣預(yù)計(jì)算與存儲(chǔ)過(guò)程來(lái)克服這一問(wèn)題。文獻(xiàn)［9］基于模態(tài)劃分和節(jié)點(diǎn)導(dǎo)納逆矩陣存儲(chǔ)，實(shí)現(xiàn)了單個(gè)LLC 諧振變換器25 ns（5 個(gè)時(shí)鐘）實(shí)時(shí)仿真。文獻(xiàn)［11］通過(guò)將矩陣存儲(chǔ)與分層并行技術(shù)結(jié)合，實(shí)現(xiàn)了42 個(gè)DAB模塊實(shí)時(shí)仿真。但是，當(dāng)開(kāi)關(guān)數(shù)量和節(jié)點(diǎn)數(shù)量較多時(shí)，內(nèi)存需求量將急劇增加，仍面臨仿真規(guī)模受限問(wèn)題。

3）基于理想開(kāi)關(guān)函數(shù)的實(shí)時(shí)仿真。文獻(xiàn)［23-24］通過(guò)對(duì)高頻鏈單元的分析，將開(kāi)關(guān)器件的導(dǎo)通關(guān)斷表征為理想開(kāi)關(guān)函數(shù)，進(jìn)而交直流側(cè)的相互影響可以由受控電壓、電流源的形式體現(xiàn)。這種方法避免了L/C 開(kāi)關(guān)模型中的虛擬功率損耗問(wèn)題和二值電阻開(kāi)關(guān)模型的節(jié)點(diǎn)導(dǎo)納矩陣時(shí)變問(wèn)題，但是這種模型不能反映真實(shí)的換流單元器件損耗、壓降等特征，并且受控源控制信號(hào)的產(chǎn)生和賦值會(huì)給電路部分帶來(lái)一個(gè)時(shí)間步長(zhǎng)的延時(shí)，影響仿真精度。

總體而言，當(dāng)前PET 實(shí)時(shí)仿真方法仍面臨計(jì)算延時(shí)高、資源消耗多、內(nèi)存占用大等方面的問(wèn)題，為適應(yīng)大容量模塊級(jí)聯(lián)場(chǎng)景的實(shí)時(shí)仿真需求，需進(jìn)一步開(kāi)展PET 電磁暫態(tài)實(shí)時(shí)仿真算法研究。

本文借鑒文獻(xiàn)［25］中“高頻鏈端口解耦”的思路，提出一種DAB 型PET 實(shí)時(shí)低耗等效建模算法。首先，深入挖掘了DAB 高頻鏈端口解耦模型輸入導(dǎo)納的二值特性，給出了其數(shù)值和物理解釋?zhuān)瑯?gòu)建了具有N+1 特性的PET 高頻鏈端口解耦模型，為實(shí)時(shí)仿真提供算法支撐。其次，為降低對(duì)實(shí)時(shí)仿真內(nèi)存、計(jì)算時(shí)鐘、硬件資源3 個(gè)方面的需求，利用DAB 模塊等值參數(shù)的二值特性，提出基于有限存儲(chǔ)的低內(nèi)存占用EMT 解算方案；通過(guò)緊湊型計(jì)算邏輯，實(shí)現(xiàn)低延時(shí)實(shí)時(shí)仿真框架構(gòu)建；利用等效算法的高度并行性，提出多模塊分組并行的流水線結(jié)構(gòu)。最后，基于Verilog 語(yǔ)言，完成RT-LAB 實(shí)時(shí)等效仿真模型的開(kāi)發(fā)，通過(guò)與PSCAD/EMTDC 中詳細(xì)模型的對(duì)比，驗(yàn)證實(shí)時(shí)等效建模算法的精度，并進(jìn)行了多模塊資源利用率測(cè)試。

1 DAB 型PET 高頻鏈端口解耦等效模型

1.1 拓?fù)浼肮ぷ髟?/h3>

DAB 型PET 電路拓?fù)淙鐖D1 所示，務(wù)模塊采用輸入串聯(lián)輸出并聯(lián)（input series output parallel，ISOP）方式連接，其傳輸功率通過(guò)移相角控制［26］。圖中：MVDC 和LVDC 分別表示中壓直流和低壓直流；LT為變壓器電感；k為變壓器變比。

圖1 DAB 型PET 拓?fù)銯ig.1 Topology of DAB-based PET

采用二值電阻模型對(duì)絕緣柵雙極晶體管（IGBT）/二極管開(kāi)關(guān)組進(jìn)行等值，采用后退歐拉法離散電容、電感和變壓器，所得DAB 模塊伴隨電路如圖2 所示。

圖2 DAB 模塊伴隨電路Fig.2 Companion circuit of DAB module

圖2 中的GH1～GH4和GL1～GL4為二值導(dǎo)納值，其他部分參數(shù)表達(dá)式如式（1）所示［25］。

式中：L1、L2和Lm為變壓器電感參數(shù)；Δt為仿真步長(zhǎng)；GCi、jCi和GT、jTi分別為電容和變壓器的等效導(dǎo)納和等效歷史電流源；Ci為端口電容；vCi為電容電壓；iTi為變壓器電感電流。

1.2 PET 模塊端口解耦等效模型

DAB 模塊等效電路可通過(guò)消去如圖2 所示的節(jié)點(diǎn)5～8 獲得，其簡(jiǎn)要步驟如下。首先，對(duì)DAB 模塊列寫(xiě)節(jié)點(diǎn)導(dǎo)納方程，并表示為分塊矩陣的形式：

式中：JEX、IEX分別為外部節(jié)點(diǎn)的注入歷史電流列向量和獨(dú)立電流列向量；JIN為內(nèi)部節(jié)點(diǎn)的注入歷史電流列向量；VEX和VIN分別為外部節(jié)點(diǎn)和內(nèi)部節(jié)點(diǎn)的電壓列向量；A、B、C均為節(jié)點(diǎn)導(dǎo)納矩陣的分塊子矩陣。

其次，利用嵌套快速求解法消去式（2）中內(nèi)部節(jié)點(diǎn)電壓VIN，有

由文獻(xiàn)［25］可知，式（3）所得等效節(jié)點(diǎn)導(dǎo)納方程具有如下特征：

式 中：y11、y12、y21、y22為 節(jié) 點(diǎn) 導(dǎo) 納 矩 陣 的 特 征 元 素；v1～v4為4 個(gè)外端子節(jié)點(diǎn)的電壓；jS1、jS2為短路電流列向量的特征元素；i1、i2為DAB模塊兩側(cè)端口的電流。

這一特性產(chǎn)生的原因是，DAB 模塊包含隔離變壓器，滿足嚴(yán)格的端口條件，其節(jié)點(diǎn)導(dǎo)納矩陣表達(dá)存在冗余。式（4）所示4 階等效節(jié)點(diǎn)導(dǎo)納方程可用如式（5）所示的2 階短路導(dǎo)納參數(shù)（Y 參數(shù)）方程，即端口方程表示。

式中：vIN、iIN和vOUT、iOUT分別為DAB 模塊輸入側(cè)和輸出側(cè)的電壓、電流；YAB和YDAB22為端口的輸入導(dǎo)納；YAB=YAB為轉(zhuǎn)移導(dǎo)納；iSC1和iSC2為外端口短路時(shí)的2 個(gè)端口的短路電流。務(wù)參數(shù)具有直觀的物理意義，其等效電路如附錄A 圖A1 所示。

式（5）中DAB 模塊等效電路務(wù)參數(shù)可由附錄B 式（B1）所示代數(shù)運(yùn)算獲得［25］。其中，q1～q5為常數(shù)，如附錄B 式（B2）所示，由式（1）所示變壓器等效導(dǎo)納GT11、GT12、GT21、GT22和開(kāi)關(guān)器件的二值導(dǎo)納GON、GOFF決定。KAB～KAB為符號(hào)函數(shù)，由圖2 所示 的8 個(gè) 二 值 導(dǎo) 納GH1～GH4、GL1～GL4的 控 制 信 號(hào)TH1～TH4、TL1～TL4決定，如式（6）所示。

在這一雙端口等效電路基礎(chǔ)上，為便于DAB 模塊級(jí)聯(lián)，本文采用文獻(xiàn)［25］所提高頻鏈端口解耦算法，將式（5）和附錄A 圖A1 所示DAB 等效電路進(jìn)行電容電壓約等，所得DAB 模塊端口方程如式（7）所示。

式中：jeq1和jeq2為2 個(gè)端口的諾頓等效歷史電流源。

DAB 模塊高頻鏈解耦等效電路如圖3（a）所示，該方法的仿真精度與數(shù)值穩(wěn)定性已在文獻(xiàn)［25，27］中得到證明。

圖3 高頻鏈端口解耦等效模型Fig.3 Decoupling equivalent model of high-frequency link port

將輸入側(cè)諾頓等效電路轉(zhuǎn)化為戴維南等效電路，并進(jìn)行串并聯(lián)側(cè)模塊等效參數(shù)的求和，可得PET 高頻鏈端口解耦模型如圖3（b）所示，務(wù)參數(shù)表達(dá)式如式（8）所示。

式中：r和v分別為PET 輸入側(cè)等效戴維南電阻和電壓源；g和分別為PET 輸出側(cè)諾頓等效電導(dǎo)和電流源；req1，i和veq1，i分別為第i個(gè)模塊的等效戴維 南電阻和電壓源；geq2，i和jeq1，i、jeq2，i分別為第i個(gè)模塊的諾頓等效電導(dǎo)和電流源；N為DAB 模塊數(shù)；Y和Y為 第i個(gè)DAB 模 塊 的 二 端 口 輸 入導(dǎo)納。

1.3 DAB 端口解耦模型二值特性及PET 端口解耦模型“N+1”特性

由附錄B 式（B1）可知，DAB 模塊的端口輸入導(dǎo)納YAB和YAB具有二值特性，由其相鄰H 橋控制信號(hào)決定，可記其表達(dá)式如下：

式中：Q1～Q4為常數(shù)，可在程序開(kāi)始計(jì)算獲得和分別表示KAB和KAB的邏輯非。

1.2 節(jié)給出了DAB 模塊二端口等效電路的輸入導(dǎo)納二值特性的數(shù)值解釋。為進(jìn)一步揭示二值特性產(chǎn)生的原因，本節(jié)從等效電路構(gòu)建角度對(duì)其物理意義進(jìn)行闡述與分析。

由Y 參數(shù)定義可得，DAB 模塊二端口等效電路輸入導(dǎo)納YAB和YAB可以通過(guò)將對(duì)側(cè)端口短路，內(nèi)部電流源置零后，求務(wù)端口電流與電壓之比獲得，如式（10）所示。

以YB為例，其獲取過(guò)程如附錄A 圖A2 所示。其 中，GT11、GT12、GT22為 變 壓 器 等 效 導(dǎo) 納，GC1和GC2為電容的等效電導(dǎo)，如式（1）所示，均為常數(shù)。GH1～GH4、GL1～GL4為 由 觸 發(fā) 信 號(hào)TH1～TH4、TL1～TL4控制的二值導(dǎo)納值，具有時(shí)變特性。

在非閉鎖運(yùn)行狀態(tài)下，DAB 模塊的H 橋同橋臂互補(bǔ)，故有：

式中：GON通常取100 S；GOFF通常取1e-6S。

因此，附錄A 圖A2 右側(cè)粉色框內(nèi)電路的等效電導(dǎo)Yeq1恒定為：

GT11、GT12、GT22為定值，故左側(cè)H 橋交流端口等效電導(dǎo)Yeq2也恒定。YDAB11僅由其相鄰H 橋觸發(fā)信號(hào)TH1～TH4決定，分為T(mén)H1≠TH3和TH1=TH3兩種情況，可表示為：

同理，有

該結(jié)論與由直接數(shù)值計(jì)算所得式（9）一致。

綜上，雖然DAB 模塊包含8 個(gè)IGBT/二極管反并聯(lián)開(kāi)關(guān)組，但由于H 橋固定的拓?fù)浣Y(jié)構(gòu)和開(kāi)關(guān)方式，其輸入導(dǎo)納并不會(huì)有28種可能情況，而是表現(xiàn)為由同側(cè)H 橋開(kāi)關(guān)信號(hào)決定的二值特性。

利用單模塊輸入導(dǎo)納的二值特性，將式（9）代入式（8）可得：

式 中：n1和n2分 別 表 示 滿 足TH1≠TH3和TL1≠TL3的DAB 模塊數(shù)，n1，n2∈{0，1，…，N}。

因此，包含N個(gè)模塊的PET 系統(tǒng)，其輸入電阻r和輸出電導(dǎo)g僅有N+1 種可能取值，可通過(guò)參數(shù)存儲(chǔ)和對(duì)觸發(fā)信號(hào)的邏輯判斷直接獲取。

1.4 內(nèi)部信息更新

將圖3（b）所示的PET 等效模型與外電路結(jié)合，進(jìn)行EMT 解算結(jié)束之后，可獲得中壓直流母線電壓vMVDC、電流iMVDC和低壓直流母線電壓vLVDC、電流iLVDC，如圖3（b）所示。然后，需要對(duì)務(wù)模塊端口及內(nèi)部節(jié)點(diǎn)電壓進(jìn)行更新，用于下一步長(zhǎng)的迭代計(jì)算。

務(wù)模塊共用輸入側(cè)電流iIN=iMVDC和輸出側(cè)電壓vOUT=vLVDC。因此，務(wù)模塊端口電壓（即電容電壓）表達(dá)式為：

式中：veq1為模塊輸入側(cè)戴維南等效電壓源，如式（8）所示。

在文獻(xiàn)［25］中，變壓器端口電壓vT1和vT2的更新仍需要進(jìn)行矩陣乘法與求逆運(yùn)算，會(huì)給實(shí)時(shí)仿真帶來(lái)較大負(fù)擔(dān)。本節(jié)將DAB 模塊等效電路參數(shù)求解過(guò)程中節(jié)點(diǎn)導(dǎo)納方程預(yù)處理的思想引入對(duì)變壓器端口電壓的更新過(guò)程中，所得端口電壓更新式如下：

其中，僅包含對(duì)常數(shù)與符號(hào)函數(shù)的代數(shù)運(yùn)算，計(jì)算負(fù)荷大幅簡(jiǎn)化，更便于實(shí)時(shí)仿真的實(shí)現(xiàn)。

2 DAB 型PET 實(shí)時(shí)低耗等效仿真算法

2.1 基于有限導(dǎo)納存儲(chǔ)的低內(nèi)存占用EMT 解算

基于二值開(kāi)關(guān)電阻模型的電力電子系統(tǒng)在執(zhí)行EMT 解算時(shí)，面臨節(jié)點(diǎn)導(dǎo)納矩陣時(shí)變問(wèn)題，需進(jìn)行大量矩陣乘法與求逆運(yùn)算，不利于實(shí)時(shí)仿真的實(shí)現(xiàn)。因此，本節(jié)提出一種基于有限導(dǎo)納存儲(chǔ)的低內(nèi)存占用EMT 解算方案。

為便于EMT 解算描述，設(shè)DAB 型PET 輸入側(cè)的外電路為戴維南等效電路（包含戴維南等效電阻rEX1和等效電壓源vEX1），輸出側(cè)外電路為諾頓等效電路（包含諾頓等效電導(dǎo)gEX2和等效電流源iEX2），結(jié)合圖3（b）所示PET 高頻鏈端口解耦模型，可得EMT 解算電路如圖4 所示。

圖4 EMT 解算等效電路Fig.4 Equivalent circuit for EMT solving

求解該電路可得：

從式（18）和式（19）可知，一方面，PET 的高頻鏈解耦等效模型僅包含2 條支路、4 個(gè)節(jié)點(diǎn)，使得EMT 解算矩陣階數(shù)大幅減小，降低了求解復(fù)雜度；另一方面，由式（15）所示PET 等值電阻/電導(dǎo)的N+1 特性可知，式（18）和式（19）中系數(shù)矩陣也通過(guò)有限的參數(shù)存儲(chǔ)（6N+6 個(gè)）來(lái)避免除法運(yùn)算，可大幅減小對(duì)存儲(chǔ)量的需求。

當(dāng)系統(tǒng)外電路復(fù)雜時(shí)，其EMT 解算系數(shù)矩陣仍可用少量?jī)?nèi)存占用實(shí)現(xiàn)節(jié)點(diǎn)導(dǎo)納逆矩陣的存儲(chǔ)，從而使得二值電阻開(kāi)關(guān)模型可以用于大規(guī)模DAB型PET 系統(tǒng)的實(shí)時(shí)仿真中。

2.2 電磁暫態(tài)等效算法的矩陣表達(dá)

為方便實(shí)時(shí)仿真算法邏輯的實(shí)現(xiàn)，本節(jié)分別對(duì)DAB 型PET 等 效 電 路 參 數(shù) 求 解、EMT 解 算、內(nèi) 部信息更新3 個(gè)過(guò)程進(jìn)行梳理，建立其矩陣表達(dá)形式。

1）等效電路參數(shù)求解

由2.1 節(jié)可知，DAB 模塊等效參數(shù)計(jì)算僅包含串聯(lián)側(cè)等效歷史電壓源和并聯(lián)側(cè)等效歷史電流源的求解，記為veq1和jeq2。將式（1）和附錄B 式（B1）代入式（7）可得附錄B 式（B3），記為：

式中：Seq=［veq1，jeq2］T為DAB 模塊等效歷史源列向量；iT為變壓器原副邊電流向量；vC為電容電壓向量；P1和P2為由常數(shù)與符號(hào)函數(shù)決定的系數(shù)矩陣。之后，按照式（8）對(duì)務(wù)模塊等效歷史電壓/電流源求和，即可獲得PET 的等效電路參數(shù)。

2）EMT 解算

記式（18）和式（19）所示EMT 解算過(guò)程為：

式中：SMVDC=［vMVDC，iMVDC］T和SLVDC=［vLVDC，iLVDC］T分別為PET 輸入和輸出端口電壓、電流信息；vS，EQ和iS，EQ分別為外部獨(dú)立源與等效歷史源；P3和P4為2 階系數(shù)矩陣。

3）內(nèi)部信息更新

記式（16）所示模塊電容端口電壓更新表達(dá)式為：

式中：SIO=［iIN，vOUT］T=［iMVDC，vLVDC］T，由式（21）獲得；P5和P6分別為2×2 和2×1 的系數(shù)矩陣。

變壓器端口電壓更新表達(dá)式如式（17）所示，將式（1）和式（22）代入式（17），可得附錄B 式（B4）所示具體表達(dá)式，記為：

式中：vT=［vT1，vT2］T為變壓器原副邊電壓；P7～P9為系數(shù)矩陣，務(wù)元素均可通過(guò)常數(shù)與符號(hào)函數(shù)的邏輯運(yùn)算得到。

由圖2 可知，變壓器電流表達(dá)式為：

式中：jT=［jT1，jT2］T為變壓器原副邊等效歷史電流源，如圖1 所示；E為單位矩陣；P10～P12為系數(shù)矩陣，務(wù)元素均可通過(guò)常數(shù)與符號(hào)函數(shù)的邏輯運(yùn)算得到。

綜合式（22）—式（24），可列寫(xiě)內(nèi)部電氣信息反演過(guò)程矩陣表達(dá)式如下：

2.3 基于緊湊型計(jì)算邏輯的低延時(shí)仿真框架

按2.2 節(jié)中3 個(gè)步驟繪制數(shù)據(jù)流圖，如圖5（a）所示。圖中：TK=［TH1，TH3，TL1，TL3］為觸發(fā)信號(hào)組，用于表征務(wù)模塊控制信號(hào)；∑表示將務(wù)模塊等效電壓、電流源逐個(gè)累加，如式（8）所示。

圖5 實(shí)時(shí)仿真數(shù)據(jù)流圖Fig.5 Data flow diagram of real-time simulation

圖5（a）所示的算法框架與離線仿真平臺(tái)PSCAD/EMTDC 類(lèi)似，在每一步長(zhǎng)仿真中均包含3 個(gè)階段：電力網(wǎng)絡(luò)等值參數(shù)計(jì)算，如式（20）所示；電力網(wǎng)絡(luò)求解，如式（21）所示；計(jì)算結(jié)果輸出與電氣信息更新，如式（25）所示。這3 個(gè)步驟在PSCAD仿真流程中分別對(duì)應(yīng)DSDYN、EMTDC 解算、DSDOUT 這3 個(gè)環(huán)節(jié)［28］。同時(shí)，這3 個(gè)階段需要串行執(zhí)行，延時(shí)較長(zhǎng)。

為縮短實(shí)時(shí)仿真每步的時(shí)鐘消耗，本節(jié)提出一種基于緊湊型計(jì)算邏輯的低延時(shí)仿真框架。

首先，考慮到PET 外電路的復(fù)雜性，保留以戴維南/諾頓等效電路參與EMT 解算的獨(dú)立過(guò)程，即維持式（21）所示EMT 解算不變。當(dāng)外電路改變，只需對(duì)這一部分進(jìn)行修改即可。

其次，上一步的內(nèi)部電氣信息更新結(jié)果為下一步的等值參數(shù)計(jì)算的輸入。因此，可將式（25）代入式（20）得：

式中：P13～P15為由P1～P12計(jì)算所得的參數(shù)矩陣。

式（25）和式（26）共用輸入變量，可將兩式合并：

所提低延時(shí)仿真架構(gòu)的數(shù)據(jù)流圖如圖5（b）所示，上一步的內(nèi)部電氣信息更新與下一步的等值電壓、電流源計(jì)算并行執(zhí)行，在不損失仿真精度的同時(shí)，縮短了所需時(shí)鐘數(shù)。

3 實(shí)時(shí)仿真硬件實(shí)現(xiàn)

3.1 數(shù)據(jù)格式

浮點(diǎn)數(shù)和定點(diǎn)數(shù)為FPGA 常用的兩種數(shù)據(jù)格式。浮點(diǎn)數(shù)數(shù)據(jù)范圍廣、精度高、存儲(chǔ)需求小，定點(diǎn)數(shù)加法執(zhí)行便捷、時(shí)鐘消耗少。因此，本文使用浮點(diǎn)數(shù)與定點(diǎn)數(shù)混合的數(shù)據(jù)表示方法。乘法運(yùn)算使用32 位IEEE 754 標(biāo)準(zhǔn)的浮點(diǎn)數(shù)實(shí)現(xiàn)，每個(gè)乘法器占用2 個(gè)DSP48E 資源；加減法運(yùn)算使用60 位定點(diǎn)數(shù)（24 位整數(shù)、36 位小數(shù)）實(shí)現(xiàn)，占用一定的邏輯片資源；數(shù)據(jù)的存儲(chǔ)以浮點(diǎn)數(shù)格式完成，減少內(nèi)存消耗。浮點(diǎn)數(shù)與定點(diǎn)數(shù)之間的相互轉(zhuǎn)換可通過(guò)Xilinx 自帶的IP 核（intellectual property core）實(shí)現(xiàn)。

3.2 矩陣-向量乘法的實(shí)現(xiàn)

如圖5（b）所示，本文所提PET 實(shí)時(shí)低耗仿真算法僅包含式（27）所示的1 個(gè)8×5 矩陣乘法和式（21）所示的2 個(gè)2×2 矩陣乘法。經(jīng)典的FPGA 矩陣-向量乘法（matrix-vector multiplication，MVM）實(shí)現(xiàn)方式如附錄A 圖A3（a）所示，可通過(guò)m個(gè)乘法器經(jīng)n+1 個(gè)時(shí)鐘實(shí)現(xiàn)m×n矩陣A與n維列向量b的乘法［20-21］。

考慮矩陣中的0、1、-1 元素乘法可直接由邏輯運(yùn)算獲得，式（21）與式（27）所示低階矩陣中僅分別包含8 次和31 次乘法運(yùn)算。為節(jié)省時(shí)鐘占用，本文采用如附錄A 圖A3（b）所示的代數(shù)乘法方式，將矩陣-向量運(yùn)算中的所有乘法運(yùn)算在一個(gè)時(shí)鐘直接完成。同時(shí)，由于所需存儲(chǔ)的矩陣元素很少，可直接使用寄存器代替只讀存儲(chǔ)器（ROM）存儲(chǔ)。

該方法增加了對(duì)DSP48E 資源的消耗，但由于乘法運(yùn)算很少，DSP48E 并不會(huì)成為制約仿真規(guī)模的主要因素。該結(jié)論將在4.3 節(jié)中予以驗(yàn)證。

3.3 多模塊分組并行的流水線設(shè)計(jì)

在獲得務(wù)DAB 模型輸入側(cè)的戴維南等效電壓和輸出側(cè)的諾頓等效電流源后，需要對(duì)其進(jìn)行求和運(yùn)算，如式（8）所示。綜合考慮仿真資源與時(shí)鐘需求，本文設(shè)計(jì)了如圖6（a）所示的分組并行流水線計(jì)算方案。該方案包含m個(gè)等值參數(shù)計(jì)算模塊（equivalent parameter calculation module，EP-CM）和1 個(gè)EMT 解 算 模 塊（EMT calculation module，EMT-CM），如圖6（b）和（c）所示。圖中：Z-Δt表示控制器觸發(fā)延時(shí)。

圖6 分組并行流水線計(jì)算方法的硬件實(shí)現(xiàn)Fig.6 Hardware implementation of packet-based parallel pipeline computing method

首先，F(xiàn)PGA 中的觸發(fā)信號(hào)生成器接受上位機(jī)輸入的移相控制信號(hào)，生成務(wù)DAB 模塊的觸發(fā)信號(hào)組TK，并將其分為m組，記第i組信號(hào)為T(mén)K，i1～TK，in（i∈[1，m]）。其次，每組第1～n個(gè)DAB 模塊的TK，ij（j∈[1，n]）按照時(shí)鐘被依次并行送入對(duì)應(yīng)的第i個(gè)EP-CM 模塊，進(jìn)行如式（27）所示的計(jì)算，實(shí)現(xiàn)流水線作業(yè)。組內(nèi)務(wù)DAB 模塊等效電壓/電流源的求和分別在務(wù)自EP-CM 模塊內(nèi)部完成。然后，務(wù)流水線所得求和結(jié)果經(jīng)加法器合并，完成DAB 型PET 等效電路參數(shù)的求解。最后，由EMT-CM 模塊完成式（21）所示電路解算功能。

通過(guò)上述方案，包含N=m×n個(gè)DAB 模塊的PET 系統(tǒng)的單步仿真可在17+n個(gè)時(shí)鐘內(nèi)完成，硬件資源占用量將隨m線性增加。同時(shí)，用戶可以根據(jù)仿真步長(zhǎng)與硬件資源的實(shí)際需求與限制，靈活調(diào)整m和n的取值，獲得最優(yōu)仿真方案。

4 仿真驗(yàn)證

4.1 仿真環(huán)境

為驗(yàn)證所提DAB 型PET 實(shí)時(shí)低耗等效仿真算法的有效性，本文在RT-LAB 上基于Verilog 語(yǔ)言開(kāi)發(fā)了PET 實(shí)時(shí)等效仿真模型，平臺(tái)架構(gòu)如附錄A 圖A4 所示。

PC 機(jī)上配置RT-LAB 仿真軟件，仿真機(jī)使用OP5700，內(nèi)含一臺(tái)32 位Intel Xeon E5 CPU 處理器和一塊Xilinx Virtex-7 FPGA、485T 板卡，F(xiàn)PGA 時(shí)鐘頻率為100 MHz。CPU 處理器用于移相角生成；FPGA 完成脈寬調(diào)制（PWM）信號(hào)生成和主電路解算。PC 機(jī)與OP5700 之間通過(guò)TCP/IP 協(xié)議通信，OP5700 內(nèi)部的CPU 與FPGA 之間通過(guò)PCIE 協(xié)議通信。為方便后續(xù)模型的擴(kuò)展，本文設(shè)置CPU 控制系統(tǒng)步長(zhǎng)為10 μs，F(xiàn)PGA 側(cè)實(shí)時(shí)等效模型仿真步長(zhǎng)為250 ns。

4.2 仿真精度測(cè)試

本節(jié)搭建DAB 型PET 實(shí)時(shí)等效模型，與使用PSCAD/EMTDC 庫(kù)元件構(gòu)建的詳細(xì)模型進(jìn)行對(duì)比，系統(tǒng)參數(shù)如表1 所示。PET 的輸入側(cè)采用戴維南等效電路，輸出側(cè)采用電阻負(fù)載，控制方式為雙移相控制，內(nèi)移相角設(shè)置恒定值為9°。

表1 實(shí)時(shí)仿真系統(tǒng)參數(shù)Table 1 Parameters of real-time simulation system

設(shè)置系統(tǒng)工況如下：

1）0～0.2 s，系統(tǒng)啟動(dòng)，負(fù)載電阻為0.5 Ω，vLVDC參考值為1.0 p.u.；

2）0.2～0.4 s，穩(wěn)態(tài)運(yùn)行；

3）0.4 s，功率躍變，vLVDC參考值降低為0.8 p.u.；

4）0.7 s，負(fù) 載 突 變，負(fù) 載 電 阻 由0.5 Ω 突 變 為0.25 Ω；

5） 1 s，仿真結(jié)束。

不同工況下，PSCAD 離線詳細(xì)模型與實(shí)時(shí)等效模型的低壓直流母線電壓vLVDC波形如附錄A 圖A5 所示。在務(wù)過(guò)程中，最大相對(duì)誤差如下：1）啟動(dòng)階段，vLVDC經(jīng)0.14 s 上升到參考值1 kV，最大相對(duì)誤差為1.3%；2）0.4 s 輸出電壓參考值改變，經(jīng)短暫過(guò)渡過(guò)程，系統(tǒng)進(jìn)入新的穩(wěn)態(tài)，vLVDC變?yōu)?.8 kV，最大相對(duì)誤差為1.8%；3）0.7 s 負(fù)載突變時(shí)，vLVDC急速下降，兩類(lèi)模型最低點(diǎn)電壓分別為0.647 kV 和0.648 kV，最大相對(duì)誤差為1.5%。

為反映所建實(shí)時(shí)等效模型對(duì)系統(tǒng)內(nèi)部特性的擬合效果，繪制變壓器電壓、電流波形如附錄A 圖A6所示。由圖可知，所建實(shí)時(shí)等效模型變壓器電壓、電流波形與離線詳細(xì)模型基本一致，最大相對(duì)誤差小于2%。同時(shí)，變壓器電壓為近似矩形波，不會(huì)出現(xiàn)L/C 模型虛擬損耗導(dǎo)致的波形畸變。

4.3 資源消耗測(cè)試

為測(cè)試本文所提實(shí)時(shí)低耗仿真方法的資源占用率，本節(jié)建立不同模塊數(shù)DAB 型PET 250 ns 實(shí)時(shí)等效仿真模型，測(cè)試其務(wù)類(lèi)資源占用，如表2 所示。繪制其務(wù)類(lèi)資源占比圖，如圖7 所示。

表2 不同DAB 模塊數(shù)PET 實(shí)時(shí)仿真硬件資源占用Table 2 Hardware resource occupancy of real-time simulation for PET with different numbers of DAB modules

圖7 PET 實(shí)時(shí)仿真硬件資源利用率Fig.7 Hardware resource utilization of real-time simulation for PET

由于FPGA 主頻為100 MHz，實(shí)時(shí)仿真系統(tǒng)步長(zhǎng)為250 ns，即每個(gè)仿真步長(zhǎng)應(yīng)在25 個(gè)時(shí)鐘內(nèi)完成。由3.3 節(jié)可知，本文所提分組并行解算模式下，單步長(zhǎng)仿真消耗時(shí)鐘為17+n，故n=8，如圖6 所示的每個(gè)等值參數(shù)計(jì)算模塊最多可執(zhí)行8 個(gè)模塊的解算。因此，本節(jié)測(cè)試模塊數(shù)取8 的整數(shù)倍，即使實(shí)際模塊數(shù)不足8 的整數(shù)倍，也應(yīng)按整數(shù)倍確定資源。

由圖7 和表2 數(shù)據(jù)可知，隨著模塊數(shù)的上升，務(wù)類(lèi)資源均呈現(xiàn)階梯線性增加。每增加8 個(gè)DAB 模塊（即一個(gè)等值參數(shù)計(jì)算模塊），邏輯片（Slice）資源增加3 100 個(gè)（4.08%），寄存器（Register）資源約增加6 300 個(gè)（1.04%），查找表（LUT）資源約增加18 244 個(gè)（6.01%），隨機(jī)存取存儲(chǔ)器（RAM）資源增加6 個(gè)（0.29%），乘法器DSP48E 資源增加62 個(gè)（2.21%）。

因此，RAM 資源與乘法器DSP48E 資源占用很少，不是限制仿真規(guī)模的主要因素。查找表資源與邏輯片資源增加較快，當(dāng)模塊數(shù)達(dá)128 時(shí)，查找表資源占用達(dá)98.18%，仿真規(guī)模無(wú)法繼續(xù)增加。

4.4 算法性能分析

本文所提實(shí)時(shí)低耗等效建模方法借鑒了文獻(xiàn)［25］節(jié)點(diǎn)導(dǎo)納方程預(yù)處理與電容端口解耦的思路，獲得了僅包含4 個(gè)外端子節(jié)點(diǎn)、2 條支路的PET等效電路。區(qū)別于文獻(xiàn)［25］，所提方法考慮了PET實(shí)時(shí)仿真模型對(duì)存儲(chǔ)內(nèi)存、仿真延時(shí)、硬件資源的需求，進(jìn)行了如下優(yōu)化設(shè)計(jì)。

1）基于有限導(dǎo)納存儲(chǔ)的低內(nèi)存占用EMT 解算方案。利用DAB 模塊拓?fù)浼翱刂铺卣鳎瑯?gòu)建了如圖3（a）所示的單個(gè)DAB 模塊等值電路，其等效電導(dǎo)表現(xiàn)為受開(kāi)關(guān)信號(hào)控制的二值特性；接著，構(gòu)建N個(gè)DAB 模塊的PET 高頻鏈端口解耦等效模型，如圖3（b）所示，輸入電阻和輸出電導(dǎo)務(wù)僅有N+1 種可能取值。同時(shí)，大規(guī)模節(jié)點(diǎn)的EMT 解算過(guò)程被等效為如式（18）和式（19）所示的低階矩陣解算。在此基礎(chǔ)上，通過(guò)有限的導(dǎo)納逆矩陣存儲(chǔ)，有效克服了由開(kāi)關(guān)信號(hào)二值電阻模型帶來(lái)的節(jié)點(diǎn)導(dǎo)納矩陣時(shí)變問(wèn)題。

2）基于緊湊型計(jì)算邏輯的低延時(shí)仿真框架。通過(guò)對(duì)等值計(jì)算流程的矩陣化梳理與運(yùn)算，將傳統(tǒng)EMT 解算的“電力網(wǎng)絡(luò)參數(shù)計(jì)算”“電力網(wǎng)絡(luò)求解”“網(wǎng)絡(luò)內(nèi)部電氣信息更新”3 個(gè)步驟中，前一時(shí)步“網(wǎng)絡(luò)內(nèi)部電氣信息更新”和后一時(shí)步的“電力網(wǎng)絡(luò)參數(shù)計(jì)算”2 個(gè)步驟并行，獲得了低延時(shí)仿真框架如圖5（b）所示，大幅縮減了仿真耗時(shí)。

3）多模塊分組并行的流水線設(shè)計(jì)。利用務(wù)模塊等效電路求解過(guò)程的高度可并行性，將模塊分組和流水線排列，通過(guò)時(shí)分復(fù)用的方式，使得同組內(nèi)不同模塊的解算過(guò)程共用相同的計(jì)算資源，有效降低了對(duì)計(jì)算硬件資源的需求。

需要注意的是，本文所提實(shí)時(shí)低耗等效建模算法圍繞ISOP 型DAB 高頻鏈展開(kāi)，該算法同樣可適用于其他模塊類(lèi)型和拓?fù)溥B接方式的PET 系統(tǒng)。同時(shí)，上述存儲(chǔ)內(nèi)存、仿真延時(shí)、硬件資源方面的優(yōu)化方法也可為其他電力電子系統(tǒng)的實(shí)時(shí)仿真提供參考。

為進(jìn)一步揭示本文所提實(shí)時(shí)低耗等效建模方案與其他實(shí)時(shí)仿真方法的區(qū)別，本節(jié)對(duì)比了文獻(xiàn)［18］所提基于RT-LAB 的庫(kù)元件和eHS 解算器的詳細(xì)仿真模型（detailed model，DM）、文獻(xiàn)［20］所提基于響應(yīng)匹配和緊湊型EMT 解算框架的PET 等效模型（equivalent model 1，EM1）、文獻(xiàn)［11］所提高并行度等效模型（EM2）以及本文所提低耗等效模型（lowconsumption equivalent model，LEM），對(duì)比結(jié)果如表3 和表4 所示。

表3 不同PET 實(shí)時(shí)仿真模型具體指標(biāo)對(duì)比Table 3 Comparison of specific indicators of different real-time simulation models for PET

表4 不同PET 實(shí)時(shí)仿真模型整體性能對(duì)比Table 4 Comparison of overall performance of different real-time simulation models for PET

在仿真精度方面，DM 采用L/C 開(kāi)關(guān)模型，EM1采用了基于響應(yīng)匹配算法的L/C 模型，受限于虛擬功率損耗問(wèn)題，其精度低于采用二值電阻模型的EM2 和LEM。在大規(guī)模系統(tǒng)仿真能力方面，DM 模型和EM1 模型僅可支持?jǐn)?shù)個(gè)DAB 模塊規(guī)模的仿真，仿真規(guī)模受限，EM2 模型最大單板可支持50 個(gè)模塊左右的仿真，而本文所提LEM 由于硬件資源和存儲(chǔ)內(nèi)存等方面的優(yōu)化，最大仿真規(guī)?？蛇_(dá)上百模塊。在高頻系統(tǒng)仿真能力方面，DM 模型的最小仿真步長(zhǎng)為800 ns，但高頻段下L/C 模型虛擬功率損耗問(wèn)題更加嚴(yán)重，適用性受限；EM1、EM2 和LEM模型最小仿真步長(zhǎng)可限制在400 ns 以下，可有效支持高頻DAB 的仿真。在可擴(kuò)展性方面，DM 由于基于分立元件構(gòu)建，可靈活修改拓?fù)?，EM1、EM2 和LEM 需要對(duì)給定拓?fù)溥M(jìn)行等值處理，可擴(kuò)展性略低。

5 結(jié)語(yǔ)

本文通過(guò)數(shù)值計(jì)算和物理意義分析，證明了DAB 模塊高頻鏈端口等效模型輸入導(dǎo)納具有二值特性，在此基礎(chǔ)上構(gòu)建了具有“N+1”特性的PET高頻鏈端口解耦模型。DAB 型PET 的這一特性表明，對(duì)于拓?fù)浜蛥?shù)固定的電力電子系統(tǒng)，其外端口等效電路的導(dǎo)納/阻抗僅包含有限可能解，通過(guò)外端口等效模型構(gòu)建和等效參數(shù)分析，可以有效解決二值開(kāi)關(guān)電阻模型引起的導(dǎo)納時(shí)變問(wèn)題，為大規(guī)模電力電子系統(tǒng)的實(shí)時(shí)仿真提供算法支撐。

本文提出了基于有限導(dǎo)納存儲(chǔ)的低內(nèi)存占用EMT 解算方案、緊湊型計(jì)算邏輯的低延時(shí)仿真框架、多模塊分組并行的流水線設(shè)計(jì)，可有效降低PET 實(shí)時(shí)仿真模型對(duì)存儲(chǔ)內(nèi)存、仿真時(shí)鐘、硬件資源的要求。該設(shè)計(jì)思路和框架可為其他模塊化級(jí)聯(lián)拓?fù)涞膶?shí)時(shí)仿真提供借鑒。

本文所提實(shí)時(shí)仿真方法僅適用于DAB 型PET非閉鎖工況的仿真，其閉鎖工況需要考慮二極管的插值等過(guò)程，有待進(jìn)一步解決。同時(shí)，諸如多有源橋型PET、大規(guī)模新能源經(jīng)電壓源變流器并網(wǎng)系統(tǒng)的其他更復(fù)雜的電力電子系統(tǒng)的實(shí)時(shí)仿真方法有待進(jìn)一步探索。

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