張欣瑤, 黃尊愷, 汪 輝, 田 犁, 汪 寧, 封松林

(1.中國科學院上海高等研究院,上海 201210; 2.中國科學院大學 集成電路學院,北京 100049)

0 引 言

移動產業(yè)處理器接口(mobile industry processor interface,MIPI)是由MIPI聯(lián)盟發(fā)起的,該協(xié)議的提出簡化了設備內置組件的集成,同時標準化不同供應商產品之間的接口,提高了移動設備的兼容性[1-2]。MIPI協(xié)議的出現有效地縮短了產品上市時間和移動設備的研發(fā)成本,通過該協(xié)議MIPI實現了更高的數據傳輸速率和更豐富的通用功能。相較于傳統(tǒng)的接口電路,如數字視頻接口[3](digital video port,DVP)和低壓差分信號[4](low-voltage differential signaling,LVDS)接口等,MIPI具有低電壓擺幅、低功耗、高數據傳輸速率等優(yōu)點,被廣泛應用于智能手機和平板電腦等便捷設備中。

MIPI D-PHY物理層屬于模擬電路模塊,在上層調配下實現模式的切換,是實現數據底層傳輸的基礎。其中高速接收端是決定數據傳輸中信號接收完整性以及傳輸速率的關鍵模塊。傳統(tǒng)的高速接收電路均采用信號由柵極進行輸入的形式,且電路中有額外電流源偏置,導致差分信號的共模電壓接收范圍小且功耗增加?；贛IPI D-PHY傳輸協(xié)議,本文針對傳統(tǒng)的高速接收端電路結構進行改善,設計一款接收速率達到2.5 Gb/s的自偏置低功耗高速比較器。相較于傳統(tǒng)的高速比較器,本文提出的電路結構數據接收速率更高、功耗更低且共模電壓接收范圍更廣。通過對此電路結構的小信號模型分析以及后仿真驗證,結果表明高速比較器能夠實現低共模電平差分信號的準確接收。

1 MIPI D-PHY簡介

1.1 MIPI D-PHY的電氣特征

MIPI D-PHY是針對DSI和CSI協(xié)議的高速、低功耗的源同步物理層。此協(xié)議可用于定義移動設備的處理器與攝像模組、顯示模組之間的連接方式。

相較于傳統(tǒng)的最小化差分信號傳輸(transition minimized differential signaling,TMDS)和低壓差分信號傳輸(low voltage differential signaling,LVDS)等傳輸接口,MIPI D-PHY具有高速、低功耗的傳輸特點。該傳輸優(yōu)勢在于MIPI D-PHY定義的高速(high speed,HS)模式和低功耗(low power,LP)模式2種傳輸模式,2種模式使用不同的傳輸機制。

MIPI D-PHY 2種模式的電氣特征如圖1所示。HS模式用于傳輸信息量比較龐大的數據及時鐘信號,使用低擺幅的差分信號進行傳輸,有利于抗電磁干擾和降低功耗,一個通道的數據傳輸速率范圍在0.08～ 1.50 Gb/s;LP模式用于傳輸低速的控制命令信號,采用單端信號進行傳輸,數據率一般不大于10 Mb/s。HS模式和LP模式的相互配合實現在傳輸高速信號的同時節(jié)省功耗,在上層的調配下實現按需進行HS模式與LP模式的轉換,達到高速率與低功耗的折衷設計。從圖1可以看出,在HS模式下信號通過低電壓擺幅的差分信號進行傳輸,信號電平在0.1～0.3 V(共模電平0.2 V,差模電平0.2 V);LP模式下為單端信號傳輸,數據率一般不大于10 Mb/s,信號電平[2]為0～1.2 V。

圖1 D-PHY 2種模式的電氣特征

1.2 MIPI D-PHY通道的工作原理

MIPI D-PHY通道包含突發(fā)模式、控制模式和逃離模式3種操作模式。D-PHY通道狀態(tài)見表1所列,在高速模式時,Dp、Dn代表高速數據的2條差分信號,產生高速模式的邏輯高、低2種輸出格式。當Dp為邏輯低電平、Dn為邏輯高電平時,代表輸出格式為高速模式的邏輯低電平;當Dp為邏輯高電平、Dn為邏輯低電平時,代表輸出格式為高速模式的邏輯高電平。相較于高速模式,低功耗模式下根據Dp、Dn不同的組合有4種輸出格式。

表1 D-PHY通道狀態(tài)

在控制模式下,線路默認處于停止狀態(tài),狀態(tài)轉換由此開始,結束后回到此狀態(tài)。低功耗-01、低功耗-10分別代表高速模式請求和低功耗模式請求,當通道要進入高速模式或者逃逸模式,發(fā)送模塊驅動線路為低功耗-01或低功耗-10,在發(fā)送請求序列之后便進入了相應的工作模式。發(fā)送低功耗-11便退出傳送回到初始停止狀態(tài)[5]。接收端需要時刻進行低功耗接收端的接收,偵測線路電平明確通道的工作模式。

2 整體結構和電路設計

MIPI D-PHY物理層的整體結構如圖2所示,圖2中包含高速發(fā)送模塊(HS-TX)、高速接收模塊(HS-RX)、低功耗發(fā)送模塊(LP-TX)和低功耗接收模塊(LP-RX)4種模塊[6]。HS-TX和HS-RX組成HS模式,LP-TX和LP-TX組成LP模式。每條數據通道上僅有2根數據線Dp、Dn,負責在不同物理層模塊之間進行數據傳輸及狀態(tài)的轉換,且時鐘通道上的D-PHY物理層與數據通道電路結構相同,整體結構使用1條時鐘通道、4條數據通道。

圖2 D-PHY整體功能結構

2.1 高速發(fā)送模塊

高速發(fā)送模塊將數字端輸入的單端信號轉換成0.1～0.3 V的差分信號并進行發(fā)送,此模塊由單端轉差分電路以及開關管組成。高速模式的整體結構如圖3所示,VINN、VINP是單端轉差分模塊輸出0～VDD擺幅的差分信號,此信號輸入到由M1、M2、M3、M4組成的開關管中。M1、M2、M3、M4由0.4 V電源電壓供電,在正常工作過程中工作在線性區(qū),等效為50 Ω的電阻。HS-RX接收電阻RID為100 Ω,在0.4 V的電源電壓下由于電阻分壓作用實現0.1～0.3 V的差分信號輸出。

圖3 高速模式整體結構

由圖3可知,高速接收端的等效輸入電阻對數據通路上差分信號電平也有一定的影響。圖3中:2RINRX為HS-RX端等效輸入電阻;RID為HS-RX的接收電阻,值為100 Ω。設ROD_H、ROD_L分別為M1、M2和M3、M4的等效電阻;VDD_IO為HS-TX端0.4 V電源電壓,因此HS-RX接收到的差分電壓可以表示為:

(1)

其中,RTOTAL為總等效輸入電阻,即

RTOTAL=RID//(2RINRX)

(2)

在實際設計中,HS-RX端輸入電阻RINRX應該遠遠大于終端電阻RID,減少由于高速接收端的有限輸入電阻引起的總電阻變化。

2.2 高速接收模塊

高速接收端是整個電路設計的核心,它是決定單通道接收最大數據率以及信號接收質量的關鍵模塊。高速接收端將通道鏈路上的高速時鐘/數據信號準確接收轉換成單端信號,并輸入到后續(xù)的數字電路中,因此對其增益、帶寬、功耗以及共模信號電平接收范圍都有較高要求,在設計過程中需要折衷考慮[7-9]。

現有的幾種高速接收端結構如圖4所示。

圖4 幾種高速比較器結構

圖4a是一種嵌入了連續(xù)時間線性均衡器(continuous-time linear equalizer, CTLE)的共柵極電平移位器 (common-gate level shifter, CGLS)[10],CTLE的加入使電路的電壓增益以及帶寬有一定的提升,通過M3、M4源端輸入可以容納200 mV以下更低的共模接收電壓。圖4b是一種超寬共模接收范圍的差分放大器(very-wide-common mode differential amplifier,VCDA)[11], 軌對軌的輸入形式具有廣泛的共模接收范圍,同時可以抑制共模輸入電壓ΔVCMRX以及差分輸入ΔVOD的波動。但是這2種結構都需要加入額外的電路進行偏置,引起功耗的增加。為了進一步降低功耗,一種自偏置可擴展的低壓差分信號接收端被提出來[12](圖4c)。第1級運放由M1、M2的共柵極放大結構以及M3、M4的共源極結構組成。相較于前2種結構,信號由NMOS的源端進行輸入,不受閾值電壓Vth的影響,因此接收到的差分信號的共模電壓更低,同時沒有額外的偏置電路,進一步減小了功耗。但是由于共柵極M1、M2柵端電壓由電源提供偏置電壓,為維持M1、M2飽和區(qū)的狀態(tài)電源電壓不能太高,圖4中使用1.2 V電源電壓限制VX、VY點電壓的提升,進而限制信號的轉換速率。

本文提出的一種接收速率達到2.5 Gb/s的高速接收電路如圖5所示。第1級放大結構由M1、M2、M3、M4、M5、M6組成,其中:M3、M4作為共柵極放大器;M5、M6作為共源極放大器;均工作在飽和區(qū);M1、M2工作在線性區(qū)。第2級放大結構由M7、M8、M9、M10組成,是一種電流源作負載的差分轉單端信號放大結構。

圖5 本文提出的高速比較器

采用1.8 V電壓源供電,由于M3、M4共柵極的偏置電壓由1.8 V電源提供,為維持M3、M4工作在飽和區(qū)狀態(tài),提升VX、VY點電壓,本文采用分壓MOS管M1、M2串聯(lián)在M3、M4的源端。由于M1、M2的柵極開啟電壓為單端轉差分模塊輸出的高電平電壓,其值很高,且漏極電壓VM、VN很低,因此在工作過程中M1、M2始終處于線性區(qū),即等效于2個線性電阻的作用。M1、M2的主要作用如下:① 工作在線性區(qū)等效于線性電阻的作用,通過電阻分壓的形式消耗一部分壓降,使VM、VN以及VX、VY的電壓提升,保證M3、M4工作在飽和區(qū);②VX、VY點電壓的提升導致輸入到M7、M8柵極電壓升高,根據飽和區(qū)電流公式流經M7、M8的電流增大,即M7、M8、M9、M10組成的第2級運放中電流增大,因此提升了數據的轉換速率;③ 因為信號是由M1、M2的源極進行輸入,所以需要考慮輸入電阻的影響,M1、M2等效于電阻串聯(lián)在電路中,因此會提升整個電路的輸入電阻。

2.2.1 增益

在高速接收端工作過程中,M3、M4作為共柵極放大,M5、M6作為共源極放大,M1、M2等效為線性電阻。設M1的等效電阻為ro1,則VX、VY點的輸出電阻ROUT為:

ROUT=gm3ro3ro1//ro5

(3)

因此第1級電壓增益Av1為:

Av1=-(gm3+gm5)(gm3ro3ro1//ro5)

(4)

第2級電壓增益Av2為:

Av2=-gm8(ro8//ro10)

(5)

其中,gm、ro分別為MOS管的跨導及內阻?？傠妷涸鲆鏋?

Av=Av1Av2

(6)

2.2.2 輸入電阻

該結構由輸入晶體管的源端進行信號輸入,由于其輸入電阻有限,總電阻是終端電阻與高速接收端輸入電阻的并聯(lián)結果。對輸入電阻的小信號等效模型進行分析,如圖6所示。

圖6 半邊電路的小信號模型

輸入電阻可以由VT/IT表達式計算得出,即

Vsg5=-VT

(7)

Vgs3=iTro1-VT

(8)

iT=gm5Vsg5+VX/ro5

(9)

iT=-gm3Vgs3+(VT-iTro1-VX)/ro3

(10)

由此可以推算出輸入電阻為:

(11)

經過上述計算,此結構的差分接收端的等效輸入電阻可以達到幾十千歐姆以上。

3 版圖設計及仿真結果

電源模塊和MIPI D-PHY整體版圖如圖7所示。圖7包括電源模塊、4個數據通道以及1個時鐘通道。每個通道均包含高速發(fā)送端、高速接收端、低功耗發(fā)送端和低功耗接收端?？偯娣e為1 500 μm×113 μm,其中高速接收端模塊面積為54 μm×18 μm。

圖7 電源模塊及MIPI D-PHY的版圖

本文采用SMIC 0.18 μm的CMOS工藝設計、1.8 V電壓供電。在完成高速接收端的版圖后,對其進行參數提取及后仿真,本文設計的高速比較器增益帶寬的仿真結果如圖8所示。

圖8 高速比較器增益帶寬仿真結果

該比較器的低頻增益為37.4 dB,-3 dB帶寬為309 MHz,當數據率為2 Gb/s,即輸入信號頻率為1 GHz時,該比較器增益仍然可以達到15.5 dB。仿真結果表明,此結構的高速比較器滿足增益帶寬的設計要求。

在1.0、2.5 Gb/s信號速率和不同的共模電壓Vcm、差分電壓Vdm下,高速接收端的后仿真眼圖如圖9、圖10所示。

圖9 10 Gb/s信號速率下高速接收端的后仿真眼圖

圖10 2.5 Gb/s信號速率、Vcm=200 mV、Vdm=200 mV下高速接收端的后仿真眼圖

HS模式整體仿真結果如圖11所示。圖11中:第1行是輸入到高速發(fā)送模塊的信號,數據率為2.5 Gb/s;第2行是經過高速發(fā)送模塊,輸入到傳輸線上傳輸的差分信號,仿真結果顯示其擺幅為117.7～300.0 mV;第3行是高速接收端輸出的信號。本文提出的高速比較器輸出信號眼圖仿真如圖12所示。

圖11 HS模式整體仿真結果

圖12 本文提出的高速比較器輸出信號眼圖

從圖12可以看出,在SMIC 0.18 μm的CMOS工藝、1.8 V電源電壓下,此結構的高速比較器的接收速率可達2.5 Gb/s;傳輸線上差分信號的差模電壓值為182.3 mV(協(xié)議規(guī)定在140～270 mV范圍內),可見本文提出的高速比較器的有限輸入電阻對接收到的差分信號線電平影響較小。在不同工藝角和溫度條件下進行仿真,結果顯示均滿足設計要求。

將本文提出的高速比較器與參考文獻的進行對比,結果見表2所列。相較于傳統(tǒng)高速比較器結構,本文提出的結構具有信號的共模電壓接收范圍更廣、接收速率更高且功耗更低等優(yōu)勢。

表2 本文設計與參考文獻的高速比較器對比

4 結 論

本文提出一種適用于MIPI接口電路高速接收模塊的高速比較器,并對此電路結構進行理論分析與仿真設計。首先介紹MIPI D-PHY 物理層的整體電路功能結構以及高速、低功耗模式的電氣特征;其次總結現有的幾種高速比較器結構,并分析各個結構的優(yōu)缺點;最后提出一種自偏置高速低功耗的高速比較器,分別對增益、輸入電阻進行小信號模型分析,并完成了版圖設計和后仿真。

本文基于SMIC 0.18 μm CMOS工藝對提出的高速比較器進行電路和版圖設計,完成后仿真驗證。仿真結果表明:在1.8 V的供電電壓下,在不同仿真工藝及溫度條件下傳輸速率均可達到2.5 Gb/s,共模電平接收范圍可達30～330 mV,功耗為326 μW/(Gb/s)。與傳統(tǒng)的結構相比,在提升傳輸速率的同時進一步減小了功耗,并提升了共模電壓的接收范圍。