一種搭載FPGA 和AD9361 的軟件無(wú)線電平臺(tái)實(shí)現(xiàn)方法

2023-08-05 07:24:20禹永植夏澤宇劉宇

應(yīng)用科技 2023年4期

禹永植，夏澤宇，劉宇

哈爾濱工程大學(xué) 信息與通信工程學(xué)院，黑龍江哈爾濱 150001

隨著電子技術(shù)的快速發(fā)展，無(wú)線通信技術(shù)也得到了不斷的發(fā)展和進(jìn)步，人們對(duì)無(wú)線通信的要求也來(lái)越高。傳統(tǒng)射頻收發(fā)器硬件架構(gòu)使用低噪聲功率放大器、混頻器、可變?cè)鲆娣糯笃?、?shù)模/模數(shù)轉(zhuǎn)換器、正交調(diào)制器和射頻頻率綜合器等大量的分立器件，導(dǎo)致測(cè)控設(shè)備種類繁多、體積龐大，缺少統(tǒng)一的技術(shù)規(guī)范，設(shè)備管理和維護(hù)十分復(fù)雜，并且在有新的設(shè)計(jì)需求時(shí)，設(shè)備無(wú)法重復(fù)利用，更新的代價(jià)極大。因而小型化、低能耗、多功能、高集成度的無(wú)線通信系統(tǒng)成為了未來(lái)發(fā)展趨勢(shì)[1]。為了滿足這些要求，許多新的方案不斷被提出，其中就包括軟件無(wú)線電技術(shù)。軟件無(wú)線電技術(shù)是將通信系統(tǒng)中射頻前端電路實(shí)現(xiàn)為軟件可控制、硬件可配置和高度芯片化的硬件平臺(tái)，可利用更改配置的方式進(jìn)行多種模式的通信，能夠適用于各種通信方案及通信頻帶。

軟件無(wú)線電技術(shù)的概念是由美國(guó)Joseph Mitola 博士提出的，目的是解決戰(zhàn)爭(zhēng)中的互聯(lián)互通問(wèn)題。1992 年，美國(guó)軍方制定并推進(jìn)了“Speakeasy”項(xiàng)目，目的是為實(shí)現(xiàn)電臺(tái)之間不同通信協(xié)議下的數(shù)據(jù)交互。此項(xiàng)目獲得階段性成功后，陸續(xù)推進(jìn)了“Speakeasy”項(xiàng)目第二、三期以及聯(lián)合戰(zhàn)術(shù)無(wú)線電系統(tǒng)（joint tactical radio system，JTRS）計(jì)劃，把可編程通信領(lǐng)域的發(fā)展推向了新的階段。經(jīng)過(guò)了30 年的發(fā)展，軟件無(wú)線電技術(shù)已獲得了長(zhǎng)足的進(jìn)步，不僅應(yīng)用于軍事領(lǐng)域，也逐漸應(yīng)用于日常生活的各個(gè)領(lǐng)域中。自高性能射頻收發(fā)芯片AD9361 推出后，其便經(jīng)常被用于以軟件無(wú)線電概念為基礎(chǔ)的通信平臺(tái)中，其中國(guó)內(nèi)的典型應(yīng)用是姜浩等[2]設(shè)計(jì)的現(xiàn)場(chǎng)可編程門陣列（field programmable gate arrays，F(xiàn)PGA）+AD9361的軟件無(wú)線電平臺(tái)以及方良[3]設(shè)計(jì)的Zedboard開(kāi)發(fā)板+AD9361 的視頻傳輸系統(tǒng)，這2 個(gè)平臺(tái)均使用AD9361 完成信息數(shù)據(jù)的無(wú)線收發(fā)來(lái)滿足具體的應(yīng)用需求，證明了AD9361 芯片具有良好的傳輸性能。

綜上所述，針對(duì)如今無(wú)線通信系統(tǒng)對(duì)設(shè)備的體積、能耗以及系統(tǒng)功能多樣性和集成度的要求[4]，本文提出了一種搭載FPGA（KINTEX-7）和AD9361 芯片的軟件無(wú)線電平臺(tái)設(shè)計(jì)方案。此平臺(tái)以FPGA 為系統(tǒng)主控制器，能夠完成外部數(shù)據(jù)的基帶處理過(guò)程，同時(shí)搭建MicroBlaze 嵌入式軟核[5]作為處理器對(duì)AD9361 進(jìn)行寄存器配置，使用手動(dòng)增益控制（manual gain control，MGC）方式對(duì)收發(fā)通道進(jìn)行發(fā)射功率、接收增益以及頻點(diǎn)的控制，并經(jīng)過(guò)多次更改參數(shù)進(jìn)行收發(fā)測(cè)試。觀測(cè)結(jié)果表明，該平臺(tái)的通信性能夠滿足高集成度、多功能性的無(wú)線通信系統(tǒng)的應(yīng)用需求。

1 AD9361 介紹

AD9361 是ADI 公司產(chǎn)出的一款高性能射頻捷變收發(fā)芯片，芯片內(nèi)部集成了各2 路接收器和發(fā)射器，它們彼此之間相互獨(dú)立，每一路接收器或發(fā)射器都含有I、Q 這2 個(gè)獨(dú)立通道，每個(gè)I 路或Q 路通道都是1 個(gè)直接變頻系統(tǒng)，使用同一個(gè)頻率合成器進(jìn)行正交混頻。對(duì)于發(fā)射器，其本機(jī)振蕩器的工作頻率為47 MHz~6.0 GHz；對(duì)于接收器，其本機(jī)振蕩器的工作頻率為70 MHz~6.0 GHz[6]，AD9361 芯片發(fā)射器和接收器的工作頻率范圍涵蓋了大部分常用通信頻段，具有優(yōu)秀的集成性能和通用性能[7]。AD9361 收發(fā)通道支持的帶寬為200 kHz~56 MHz，并且具有較強(qiáng)的可編程性，可以根據(jù)具體工程配置芯片的工作頻點(diǎn)和通道帶寬[8?9]。

AD9361 芯片內(nèi)部集成的發(fā)射子系統(tǒng)和接收子系統(tǒng)均具有自動(dòng)增益控制功能[10]，對(duì)于發(fā)射子系統(tǒng)，2 個(gè)獨(dú)立的發(fā)射通道都具有數(shù)字濾波的功能，數(shù)字信號(hào)經(jīng)有限沖擊響應(yīng)（finite impulse response，F(xiàn)IR）濾波、插值濾波后，送入芯片內(nèi)部集成的12 位數(shù)模轉(zhuǎn)換器（digital to analog converter，DAC），完成數(shù)字信號(hào)的模擬化，最終完成正交上變頻并將I、Q 這2 路數(shù)據(jù)合并為1 路進(jìn)行發(fā)射。對(duì)于接收通道，在對(duì)接收信號(hào)進(jìn)行帶通濾波及正交下變頻等處理后，芯片內(nèi)部集成的12 位模數(shù)轉(zhuǎn)換器（analog to digital converter，ADC）將接收的模擬信號(hào)數(shù)字化，隨后將信號(hào)通過(guò)抽取濾波和FIR 濾波后提供至基帶處理模塊[11]，AD9361 內(nèi)部數(shù)據(jù)處理如圖1 所示。此外，AD9361 芯片具有手動(dòng)增益控制功能，可對(duì)發(fā)射通道的發(fā)射衰減和接收通道的接收增益進(jìn)行調(diào)節(jié)，開(kāi)發(fā)者和使用者可借助此功能對(duì)通信系統(tǒng)的信噪比進(jìn)行調(diào)整。

圖1 AD9361 內(nèi)部數(shù)據(jù)處理框圖

2 搭載KINTEX-7 和AD9361 的軟件無(wú)線電平臺(tái)設(shè)計(jì)

本文基于KINTEX-7 和AD9361 實(shí)現(xiàn)通用軟件無(wú)線電平臺(tái)的設(shè)計(jì)，其中KINTEX-7 作為主控芯片，通過(guò)嵌入式微處理器MicroBlaze IP 核在FPGA 內(nèi)部實(shí)現(xiàn)微處理器的構(gòu)建，使FPGA 具有執(zhí)行相應(yīng)匯編和C 語(yǔ)言指令的功能，能夠?qū)D9361 芯片進(jìn)行各種收發(fā)通道參數(shù)的設(shè)置，并且能夠?qū)崿F(xiàn)AD9361 芯片與FPGA 基帶數(shù)據(jù)處理模塊之間的數(shù)據(jù)互通，實(shí)現(xiàn)了高集成度、高靈活性、可移植性強(qiáng)、多功能的無(wú)線通信設(shè)備的設(shè)計(jì)，軟件無(wú)線電平臺(tái)的系統(tǒng)框架如圖2 所示。此軟件無(wú)線電平臺(tái)的設(shè)計(jì)指標(biāo)如下：基帶數(shù)據(jù)傳輸速率為200 Kb/s~10 Mb/s，可調(diào)諧通道帶寬為200 kHz~56 MHz，通信頻點(diǎn)可調(diào)工作范圍為200 MHz~5 GHz，發(fā)射衰減支持范圍為20~50 dB，接收增益支持范圍為30~76 dB。

圖2 軟件無(wú)線電平臺(tái)系統(tǒng)框架

軟件無(wú)線電平臺(tái)具有軟件、硬件可編程性以及I/O 接口的可編程性，基于C 語(yǔ)言完成軟件無(wú)線電平臺(tái)正常工作所需的參數(shù)配置，并且能夠使用高級(jí)可擴(kuò)展接口（advanced extensible interface，AXI）總線完成MicroBlaze 軟核處理器[12?13]和FPGA 之間的數(shù)據(jù)交互和邏輯功能互聯(lián)[14]。

AD9361 芯片的數(shù)字接口有3 種，分別是串行外設(shè)接口（serial peripheral interface，SPI）、通用輸入輸出（general purpose inputoutput，GPIO）接口和高速數(shù)字接口，其中SPI 接口用于傳輸控制信息，GPIO 接口用于讀取AD9361 的工作狀態(tài)并對(duì)AD9361進(jìn)行狀態(tài)控制，高速數(shù)字接口用于和FPGA 之間傳輸基帶數(shù)據(jù)。使用FPGA 的邏輯資源將GPIO、SPI 等各個(gè)功能模塊組裝成帶有AXI 總線的知識(shí)產(chǎn)權(quán)（intellectual property，IP）核，并通過(guò)FPGA 的I/O 接口完成與AD9361 射頻芯片之間信息數(shù)據(jù)的交互。

在發(fā)送階段，數(shù)據(jù)源使用串口傳輸?shù)姆绞皆贔PGA 的驅(qū)動(dòng)下注入到基帶處理模塊，基帶處理模塊根據(jù)相應(yīng)需求將數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換、映射以及成型濾波等一系列操作，生成的基帶信號(hào)通過(guò)高速數(shù)字接口傳輸至AD9361 芯片，AD9361 內(nèi)部集成的DAC 將基帶處理模塊輸出的信號(hào)轉(zhuǎn)換為模擬信號(hào)，隨后進(jìn)行濾波、放大等操作，最后與預(yù)設(shè)頻點(diǎn)對(duì)應(yīng)的載波信號(hào)進(jìn)行混頻，將混頻后的信號(hào)合并成1 路，通過(guò)天線進(jìn)行發(fā)射。在接收階段，外部天線接收的無(wú)線數(shù)據(jù)通過(guò)AD9361 內(nèi)部集成的ADC 轉(zhuǎn)換為數(shù)字信號(hào)，經(jīng)混頻、濾波、放大等操作后，將數(shù)字信號(hào)送入基帶處理模塊，基帶處理模塊對(duì)信號(hào)進(jìn)行映射、并串轉(zhuǎn)換，還原出信息數(shù)據(jù)。

3 開(kāi)發(fā)流程

搭載KINTEX-7 和AD9361 的通用軟件無(wú)線電平臺(tái)的開(kāi)發(fā)分為軟件部分和硬件部分，2 部分分別使用C 語(yǔ)言和Verilog 語(yǔ)言進(jìn)行設(shè)計(jì)和開(kāi)發(fā)，并使用FPGA 作為主控芯片，進(jìn)行軟硬件部分的集成，最終完成軟件無(wú)線電平臺(tái)整個(gè)系統(tǒng)的搭建并進(jìn)行仿真驗(yàn)證與邏輯優(yōu)化，設(shè)計(jì)流程如圖3所示。

圖3 平臺(tái)設(shè)計(jì)流程

軟件無(wú)線電平臺(tái)的軟件部分主要由FPGA 內(nèi)部集成的嵌入式軟核MicroBalze 來(lái)完成，通過(guò)配置MicroBlaze IP 核完成軟件部分處理平臺(tái)的搭建，使用AD9361 Evaluation Software 2.1.3 軟件生成AD9361 配置文件，并通過(guò)此嵌入式軟核執(zhí)行配置文件中相應(yīng)的C 語(yǔ)言指令，完成對(duì)AD9361射頻芯片的狀態(tài)控制和參數(shù)配置。

軟件無(wú)線電平臺(tái)硬件開(kāi)發(fā)的部分主要是對(duì)FPGA 芯片邏輯資源的使用，包括MicroBlaze 外圍各IP 核的配置、基帶數(shù)字信號(hào)處理模塊的設(shè)計(jì)和開(kāi)發(fā)以及AD9361 數(shù)據(jù)處理模塊的設(shè)計(jì)和配置。根據(jù)FPGA 型號(hào)（KINTEX-7）對(duì)應(yīng)的硬件資源對(duì)GPIO、SPI 和通用異步收發(fā)器（universal asynchronous receiver/transm-itter，UART）等Xilinx的IP 核進(jìn)行開(kāi)發(fā)，并根據(jù)AD9361 的接口類型將邏輯資源封裝成帶AXI 總線的功能IP。其中，帶AXI 總線的GPIO 核完成AD9361 的狀態(tài)控制，SPI 核完成寄存器配置，UART IP 核預(yù)留，用于后續(xù)功能的開(kāi)發(fā)。由于AD9361 芯片的數(shù)據(jù)接口位寬為12 bit，因此在本平臺(tái)的開(kāi)發(fā)過(guò)程中，在FPGA 內(nèi)部搭建AD9361 數(shù)字處理模塊對(duì)數(shù)據(jù)進(jìn)行截位處理，將數(shù)字基帶處理模塊輸出的16 bit數(shù)據(jù)截取低12 bit，隨后進(jìn)行速率轉(zhuǎn)換并輸出至AD9361 完成軟件無(wú)線電平臺(tái)的射頻功能。

4 功能驗(yàn)證

搭載KINTEX7 和AD9361 的通用軟件無(wú)線電平臺(tái)在方案設(shè)計(jì)上采用軟硬件部分各自開(kāi)發(fā)、協(xié)同調(diào)試的方式。在功能測(cè)試和驗(yàn)證過(guò)程中，可將平臺(tái)的軟件部分和硬件部分看作2 個(gè)獨(dú)立設(shè)計(jì)，修改其中一個(gè)部分不會(huì)影響另外一個(gè)部分的正常工作，僅是改變了系統(tǒng)的基帶處理類型或參數(shù)配置狀況。例如，需要更改信息數(shù)據(jù)的處理方式時(shí)，僅需要修改硬件部分基帶處理模塊的編譯文件，將需求的調(diào)制框架添加到系統(tǒng)中即可，無(wú)需更改其他模塊的設(shè)計(jì)與處理流程；若需要更改AD9361 的參數(shù)配置狀況，僅需修改軟件開(kāi)發(fā)套件（software development kit，SDK）平臺(tái)下的配置文件，通過(guò)C 語(yǔ)言的編譯即可達(dá)到更改AD9361 收發(fā)通道參數(shù)的目標(biāo)，無(wú)需更改FPGA 邏輯資源的設(shè)計(jì)與使用。由于本設(shè)計(jì)軟件、硬件部分的獨(dú)立性和復(fù)用性，使得無(wú)線電平臺(tái)具有高度的可編程性，在根據(jù)需要更改調(diào)制方式或參數(shù)配置時(shí)更加靈活、易操作，能夠適應(yīng)各種應(yīng)用場(chǎng)景，圖4 為搭載FPGA 和AD9361 的通用軟件無(wú)線電平臺(tái)。

圖4 軟件無(wú)線電平臺(tái)

數(shù)字調(diào)制技術(shù)是現(xiàn)代通信的重要方法，其中相移鍵控（phase shift keying，PSK）將不同的碼元用不同的載波相位來(lái)表示，是一種用相位表達(dá)信息的調(diào)制方式[15]。而正交相移鍵控（quadrature phase shift keying，QPSK）是多進(jìn)制調(diào)制技術(shù)中比較常用的，它將每2 個(gè)信息比特組合成一個(gè)碼元，可以看作是I、Q 這2 路正交的BPSK 調(diào)制信號(hào)相加之后得到的，在相同傳輸速率下，QPSK 調(diào)制系統(tǒng)的頻帶利用率更高。QPSK 信號(hào)可表示為

式中：g(t)為碼元的時(shí)域信號(hào)波形，Ts為碼元寬度，ωc為調(diào)制載波角頻率， φn為第n個(gè)碼元的基帶信號(hào)代表的相位。若I、Q 這2 路正交信號(hào)分別表示為則有：

本文為驗(yàn)證軟件無(wú)線電平臺(tái)的功能是否滿足設(shè)計(jì)要求，搭建功能驗(yàn)證平臺(tái)框架。在PC 端使用AD9361 Evaluation Software 2.1.3 軟件對(duì)AD9361進(jìn)行硬件配置，選取類型為典型的LTE 5 MHz 標(biāo)準(zhǔn)，增益控制類型為MGC，生成配置文件，使用MicroBlaze 軟核執(zhí)行相應(yīng)的指令，完成AD9361 的寄存器配置。同時(shí)，在PC 端通過(guò)Vivado 平臺(tái)完成基帶處理模塊的設(shè)計(jì)及程序編譯，使用Vio IP 核配置虛擬IO 接口進(jìn)行頻率控制字的寫入，并通過(guò)DDS IP 核[16]產(chǎn)生載波信號(hào)。在本文功能驗(yàn)證過(guò)程中使用QPSK 調(diào)制方式生成I、Q 這2 路正交波形，經(jīng)截位、速率轉(zhuǎn)換處理后輸出至AD9361 芯片，完成調(diào)制信號(hào)的自回環(huán)收發(fā)測(cè)試，并使用Vivado 平臺(tái)的集成邏輯分析儀（integrated logic analyzer，ILA）抓取接收信號(hào)，并在PC 端進(jìn)行信號(hào)的觀測(cè)。功能驗(yàn)證平臺(tái)框架如圖5 所示。

圖5 功能驗(yàn)證框架

在功能驗(yàn)證流程中，系統(tǒng)的參數(shù)初始值設(shè)置如下。DDS 頻率控制字：028F[H]；基帶通信標(biāo)準(zhǔn)：LTE 5 MHz；基帶傳輸速率：7.68 MHz；通信頻點(diǎn)：200 MHz；發(fā)射衰減：30 dB；接收增益：50 dB。

圖6為數(shù)字基帶處理部分輸出的I、Q 這2 路波形信號(hào)觀測(cè)圖，圖7 為經(jīng)AD9361 發(fā)射并接收的信號(hào)波形觀測(cè)圖。

圖6 輸出波形

圖7 接收波形

由信號(hào)觀測(cè)圖可以看出，本文設(shè)計(jì)的軟件無(wú)線電平臺(tái)具有良好的收發(fā)性能，接收信號(hào)的波形平滑，無(wú)明顯毛刺出現(xiàn)，且峰值和谷值處無(wú)畸變，能夠滿足系統(tǒng)要求。為進(jìn)一步驗(yàn)證系統(tǒng)性能，對(duì)不同工作頻點(diǎn)進(jìn)行多次收發(fā)測(cè)試，測(cè)試結(jié)果如表1所示。

表1 不同頻點(diǎn)下的測(cè)試結(jié)果

AD9361 射頻收發(fā)芯片收發(fā)通道的數(shù)據(jù)接口位寬均為12 bit，因此能夠表示的數(shù)值范圍為?2 048~2 047。根據(jù)測(cè)試結(jié)果可以看出，相對(duì)于發(fā)射信號(hào)，接收數(shù)據(jù)波形的峰值有所下降，這會(huì)對(duì)調(diào)制信號(hào)的解調(diào)產(chǎn)生負(fù)面影響。

針對(duì)接收信號(hào)的峰值性能較差的問(wèn)題，使用MGC 的方式更改收發(fā)通道參數(shù)進(jìn)行測(cè)試。以3.5 GHz 頻點(diǎn)為例，在發(fā)射衰減為30 dB、接收增益為50 dB 的參數(shù)下，接收信號(hào)波形的峰值性能較差?，F(xiàn)固定發(fā)射衰減，更改接收增益的大小并觀測(cè)結(jié)果，如表2 所示。

表2 3.5 GHz 頻點(diǎn)下不同接收增益的測(cè)試結(jié)果

固定通信頻點(diǎn)為3.5 GHz、發(fā)射衰減為30 dB的條件下，圖8 為不同接收增益下的接收波形。能夠看出，通過(guò)增大接收增益，接收信號(hào)的峰值有較大增加，在75 dB 下峰值能達(dá)到1867，達(dá)到發(fā)射通道信號(hào)峰值的90%以上，對(duì)系統(tǒng)傳輸性能有較大提高。

圖8 通信頻點(diǎn)3.5 GHz 時(shí)不同接收增益下的接收信號(hào)波形

同樣，以4.5 GHz 頻點(diǎn)為例，在發(fā)射衰減為36 dB、接收增益為65 dB 的參數(shù)下，接收信號(hào)波形的峰值性能較差。固定接收增益，更改發(fā)射衰減數(shù)值并觀測(cè)接收結(jié)果，如表3 所示。

表3 4.5 GHz 頻點(diǎn)下不同發(fā)射衰減的測(cè)試結(jié)果

固定通信頻點(diǎn)為4.5 GHz、接收增益為65 dB，圖9 為不同發(fā)射衰減下的接收信號(hào)波形。能夠看出，通過(guò)減小發(fā)射衰減，接收信號(hào)的峰值有較大增加，在發(fā)射衰減為21 dB 下，接收信號(hào)峰值能達(dá)到947。

圖9 通信頻點(diǎn)4.5 GHz 時(shí)不同發(fā)射衰減下的接收信號(hào)波形

綜上，通過(guò)更改系統(tǒng)的收發(fā)通道參數(shù)，使得接收信號(hào)波形的峰值性有了較大改善，更加有利于接收數(shù)據(jù)的后續(xù)解調(diào)、譯碼等操作。

5 結(jié)束語(yǔ)