魏志瑾,王 園

(1.中國(guó)電子科技集團(tuán)公司第二十研究所,陜西 西安 710068;2.中電科星河北斗技術(shù)(西安)有限公司,陜西 西安 710068)

0 引 言

隨著現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)技術(shù)的發(fā)展,FPGA的成本越來(lái)越低,資源容量越來(lái)越大。同時(shí)隨著嵌入式系統(tǒng)的需求在不斷變化,系統(tǒng)外圍設(shè)備復(fù)雜性逐漸增加。由于FPGA自身穩(wěn)定性強(qiáng)、可靠性高、成本低的特點(diǎn),利用FPGA代替處理器系統(tǒng)進(jìn)行越來(lái)越多的功能設(shè)計(jì)已漸成趨勢(shì)。可編程片上系統(tǒng)(SOPC)將CPU核與外設(shè)核以及系統(tǒng)軟件集成到單一芯片中,可以幫助用戶快速“量身定制”所需要的產(chǎn)品,為用戶提供省資源、高可靠的基于FPGA的嵌入式設(shè)計(jì)方案[1]。

Xilinx公司推出的MicroBlaze軟核是一個(gè)功能齊全、指令集少、高度可配置的32位RISC微處理器[2],用戶可以利用它將豐富的處理器外圍設(shè)備、內(nèi)存、接口等,在嵌入式開(kāi)發(fā)套件(EDK)中組合成定制化、高性能的嵌入式系統(tǒng),無(wú)縫集成到Xilinx Vivado設(shè)計(jì)中。MicroBlaze軟核已應(yīng)用到工業(yè)、醫(yī)療、汽車(chē)、軍工等諸多行業(yè)中,它豐富的可配置性和高性能已經(jīng)發(fā)展成為替代ARM Cortex-M CPU的主流趨勢(shì),尤其是當(dāng)硬件資源緊張時(shí),在1片F(xiàn)PGA中內(nèi)嵌MicroBlaze軟核代替FPGA+數(shù)字信號(hào)處理器(DSP)/CPU的架構(gòu),優(yōu)勢(shì)明顯。

本文在1片Xilinx的FPGA上基于MicroBlaze軟核設(shè)計(jì)一套射頻控制系統(tǒng),完成解析上位機(jī)通過(guò)控制器局域網(wǎng)(CAN)總線、通用異步收發(fā)聯(lián)接器(UART)總線等下發(fā)的軟件控制協(xié)議,并依據(jù)解析出的指令控制射頻組件,完成射頻模塊的收發(fā)工作。

1 射頻控制系統(tǒng)結(jié)構(gòu)

基于某課題的射頻控制系統(tǒng)主要是在FPGA上通過(guò)CAN總線、UART總線接收上位機(jī)下發(fā)的接力控制文件(ICD)控制命令,在本地經(jīng)過(guò)相應(yīng)的先進(jìn)先出(FIFO)緩存;在FPGA內(nèi)搭建MicroBlaze軟核,將FIFO緩存的數(shù)據(jù)通過(guò)高級(jí)可擴(kuò)展接口(AXI)總線發(fā)送給MicroBlaze軟核;在軟核的軟件開(kāi)發(fā)工具包(SDK)中,解析ICD指令并通過(guò)AXI總線下發(fā)射頻控制指令;在FPGA端完成射頻控制寄存器的賦值與輸出,實(shí)現(xiàn)對(duì)射頻組件的頻點(diǎn)、本振、衰減、加電、模式等的控制。其結(jié)構(gòu)框圖如圖1所示。本文重點(diǎn)介紹基于MicroBlaze軟核的數(shù)據(jù)通信,包括軟核的架構(gòu)、搭建、EDK開(kāi)發(fā)、應(yīng)用以及相應(yīng)的AXI總線通信。

圖1 射頻控制系統(tǒng)結(jié)構(gòu)框圖

MicroBlaze軟核采用精簡(jiǎn)指令集(RISC)架構(gòu)和哈佛結(jié)構(gòu),具有32位獨(dú)立的地址總線和數(shù)據(jù)總線;32位指令系統(tǒng),支持3個(gè)操作數(shù)和2種尋址方式;具有高速的指令和數(shù)據(jù)緩存Cache.5級(jí)流水線結(jié)構(gòu);帶有8個(gè)主/從快速單工鏈路接口;提供最大256 kbit的片上本地內(nèi)存接口和片上隨機(jī)存取內(nèi)存塊(BRAM)連接,通過(guò)網(wǎng)絡(luò)本地存儲(chǔ)器(LMB)或AXI總線直接訪問(wèn)片內(nèi)BRAM;使用快速點(diǎn)對(duì)點(diǎn)連接(FSL)接入系統(tǒng),完成點(diǎn)對(duì)點(diǎn)輸入/出或協(xié)處理器的用戶IP開(kāi)發(fā)[3]。圖2為MicroBlaze軟核的功能框架圖,深色部分為可配置項(xiàng),它可以通過(guò)網(wǎng)絡(luò)局部(PLB)總線或AXI總線與EDK軟件包將自帶的各種軟外設(shè)根據(jù)用戶需求進(jìn)行連接,并支持用戶自定義IP通過(guò)PLB總線、AXI總線、FSL總線與MicroBlaze軟核連接,發(fā)揮FPGA設(shè)計(jì)的靈活性[1]。

圖2 MicroBlaze軟核功能框圖

MicroBlaze可以與8種外設(shè)進(jìn)行交互,分別是串行外設(shè)接口(SPI)、二線制同步串行總線控制接口、UART口、中斷控制接口、定時(shí)器、通用輸入輸出(GPIO)口、雙倍速率(DDR)控制接口、以太網(wǎng)控制接口,實(shí)現(xiàn)對(duì)從屬設(shè)備的控制與數(shù)據(jù)交換。在本次課題設(shè)計(jì)中,將用AXI總線連接MicroBlaze軟核,并調(diào)用SPI接口、UART口、中斷控制接口、GPIO口等外設(shè)。

2 射頻控制系統(tǒng)設(shè)計(jì)

2.1 MicroBlaze軟核XPS平臺(tái)搭建

MicroBlaze軟核的搭建需要在XPS(Xilinx Platform Studio)組件中完成,結(jié)合本文需求,在XPS中創(chuàng)建參考時(shí)鐘100 MHz,本地存儲(chǔ)64 kbit的Micro Blaze處理系統(tǒng)同時(shí)添加GPIO、中斷控制器(AXI Interrupt Controller)、時(shí)鐘產(chǎn)生器(clock_generator)、系統(tǒng)復(fù)位模塊(Proc_sys_reset)、AXI外部受控連接(AXI External Slave connector)模塊等所需外設(shè)。其中AXI總線協(xié)議配置為AXI4 lite,中斷方式設(shè)置為上升沿觸發(fā),GPIO核設(shè)置使能中斷。在總線接口(bus interface)中,確保時(shí)鐘、復(fù)位以及各個(gè)模塊端口連接至外部端口(External Ports)。設(shè)置完成后,生成軟核配置如圖3所示。

圖3 MicroBlaze軟核XPS平臺(tái)配置

2.2 MicroBlaze軟核SDK開(kāi)發(fā)

Xilinx SDK提供了API開(kāi)發(fā)所需的接口文件和庫(kù)文件,以及必要的幫助文檔。在本課題中,需要將ICD協(xié)議通過(guò)CAN總線和UART總線送至FPGA中;FPGA通過(guò)FIFO將收到的CAN總線和UART總線數(shù)據(jù)經(jīng)過(guò)片內(nèi)AXI總線送至軟核;在軟核的SDK中進(jìn)行ICD信息解析,根據(jù)不同的地址空間區(qū)分CAN總線數(shù)據(jù)和UART總線數(shù)據(jù);根據(jù)協(xié)議將UART數(shù)據(jù)解析為工作模式控制、頻率控制、應(yīng)答指令3類(lèi);并最終下發(fā)本振配置、衰減設(shè)置、加電、帶寬設(shè)置、頻率碼等控制參數(shù);將CAN數(shù)據(jù)解析后,設(shè)計(jì)出BIT處理、狀態(tài)查詢、程序更新、系統(tǒng)時(shí)下發(fā)、二本振開(kāi)關(guān)設(shè)置等功能;控制參數(shù)通過(guò)AXI總線送給FPGA射頻控制寄存器,完成對(duì)射頻模塊的控制。SDK開(kāi)發(fā)的軟件最終生成.elf文件,嵌入到FPGA工程中,集成編譯。軟件開(kāi)發(fā)框圖如圖4所示。

圖4 射頻控制系統(tǒng)SDK開(kāi)發(fā)框圖

2.3 AXI接口通信設(shè)計(jì)

AXI總線是由ARM公司提出的面向高性能、高帶寬、低延遲的片內(nèi)總線。本文應(yīng)用AXI總線進(jìn)行軟核與FPGA寄存器/FIFO的數(shù)據(jù)傳輸,定義了以下5個(gè)獨(dú)立的傳輸通道:讀地址通道、讀數(shù)據(jù)通道、寫(xiě)地址通道、寫(xiě)數(shù)據(jù)通道、寫(xiě)響應(yīng)通道。地址通道攜帶控制消息,用于描述被傳輸?shù)臄?shù)據(jù)屬性;數(shù)據(jù)傳輸使用寫(xiě)通道來(lái)實(shí)現(xiàn)master到slave的傳輸,master端首先向發(fā)送寫(xiě)控制,然后寫(xiě)入要發(fā)送的數(shù)據(jù),slave在收到本次寫(xiě)的數(shù)據(jù)后給出寫(xiě)響應(yīng)信號(hào)代表接收完成;讀通道用來(lái)實(shí)現(xiàn)數(shù)據(jù)從slave到master的數(shù)據(jù)傳輸,master向slave發(fā)送要讀取數(shù)據(jù)的地址,slave收到后再將數(shù)據(jù)通過(guò)讀數(shù)據(jù)通道發(fā)送給master。圖5為AXI讀架構(gòu)圖,圖6為AXI寫(xiě)架構(gòu)圖。

圖5 AXI讀架構(gòu)圖

圖6 AXI寫(xiě)架構(gòu)

3 射頻控制系統(tǒng)驗(yàn)證

3.1 AXI總線時(shí)序仿真驗(yàn)證

本文設(shè)計(jì)AXI總線作為MicroBlaze軟核與FPGA端通信總線,并進(jìn)行了寫(xiě)數(shù)據(jù)、寫(xiě)地址、寫(xiě)響應(yīng)、讀地址、讀數(shù)據(jù)仿真。當(dāng)軟核通過(guò)AXI寫(xiě)數(shù)據(jù)時(shí),首先將寫(xiě)地址通道的M_AXI_AWVALID拉高,M_AXI_AWADDR與之對(duì)齊輸出;再將寫(xiě)數(shù)據(jù)通道的M_AXI_WVALID拉高,M_AXI_WDATA與之對(duì)齊輸出,并且注意1個(gè)WDATA對(duì)應(yīng)1個(gè)WVALID,當(dāng)收端收到后會(huì)將M_AXI_BVALID拉高;當(dāng)軟核通過(guò)AXI讀數(shù)據(jù)時(shí),將讀地址通道的M_AXI_ARVALID拉高,M_AXI_ARADDR與之對(duì)其輸出;收到的數(shù)據(jù)將會(huì)通過(guò)讀數(shù)據(jù)通道的M_AXI_RDATA和對(duì)應(yīng)的M_AXI_RVALID給過(guò)來(lái),此時(shí)M_AXI_RREADY信號(hào)也會(huì)在數(shù)據(jù)有效時(shí)拉高。如圖7所示,模擬發(fā)端發(fā)送數(shù)據(jù)111111、222222、333333、444444,收端收到后同時(shí)將4個(gè)數(shù)據(jù)回傳給發(fā)端,仿真時(shí)序結(jié)果與設(shè)計(jì)一致,驗(yàn)證了AXI總線設(shè)計(jì)的正確性。

圖7 AXI收發(fā)時(shí)序仿真驗(yàn)證

3.2 控制系統(tǒng)集成上板驗(yàn)證

將生成好的MicroBlaze軟核以及ICD解析文件.elf嵌入至FPGA工程中。在FPGA工程中,利用收到的軟核數(shù)據(jù)分別完成對(duì)射頻組件的頻點(diǎn)、本振、衰減、加電、模式等的控制邏輯,集成編譯,生成.bit文件,下載至射頻模塊的數(shù)字接口板上的FPGA里,利用上位機(jī)下發(fā)ICD控制指令,通過(guò)上位機(jī)接收的回傳信息以及頻譜儀、功率計(jì)的測(cè)試結(jié)果,判定控制系統(tǒng)工作是否正確。上位機(jī)界面如圖8所示。經(jīng)測(cè)試,接收的回傳信息與ICD核對(duì)無(wú)誤,頻譜儀測(cè)試發(fā)射及接收的頻譜、本振、接收模式與控制指令相符,功率計(jì)測(cè)試信號(hào)大小與衰減指令相符。后續(xù)射頻模塊隨整機(jī)測(cè)試,功能、性能滿足要求,進(jìn)一步驗(yàn)證了射頻控制系統(tǒng)設(shè)計(jì)的正確性。

圖8 上位機(jī)測(cè)試界面

4 結(jié)束語(yǔ)

MicroBlaze軟核因其可定制IP的方便性,以及軟核的成熟、穩(wěn)定性,讓FPGA中內(nèi)嵌軟核開(kāi)發(fā)越來(lái)越成為通信系統(tǒng)設(shè)計(jì)的趨勢(shì)。尤其是在板卡硬件資源緊張、邏輯開(kāi)發(fā)ICD協(xié)議解析復(fù)雜度高、開(kāi)發(fā)周期長(zhǎng)的背景下,選用1片內(nèi)嵌MicroBlaze軟核的FPGA來(lái)實(shí)現(xiàn)ICD協(xié)議解析和通信系統(tǒng)的控制,緩解了硬件資源緊張,降低了開(kāi)發(fā)復(fù)雜度,縮短了開(kāi)發(fā)周期,極大凸顯了應(yīng)用軟核的優(yōu)勢(shì)。本文依據(jù)某課題,設(shè)計(jì)了基于MicroBlaze軟核的射頻控制系統(tǒng),描述了軟核生成和配置設(shè)計(jì)、SDK開(kāi)發(fā)設(shè)計(jì)以及AXI總線通信設(shè)計(jì),并通過(guò)仿真和集成上板調(diào)試,驗(yàn)證了設(shè)計(jì)的正確性。