黃霞，張冰洋

（中南民族大學(xué) 實(shí)驗(yàn)教學(xué)與工程訓(xùn)練中心，湖北武漢，430074）

數(shù)字電子技術(shù)與EDA課程是高等工科院校電類相關(guān)專業(yè)的學(xué)科基礎(chǔ)課程，是一門具有理論性、工程性和實(shí)踐性的課程。數(shù)字電子技術(shù)與EDA實(shí)驗(yàn)教學(xué)是課程教學(xué)環(huán)節(jié)的重要組成部分。通過實(shí)驗(yàn)?zāi)軌蜃寣W(xué)生加深對(duì)理論知識(shí)點(diǎn)的理解，將學(xué)到的分析方法和設(shè)計(jì)理論應(yīng)用于實(shí)踐[1]，培養(yǎng)學(xué)生數(shù)字系統(tǒng)分析、設(shè)計(jì)能力及創(chuàng)新能力[2]，提高發(fā)現(xiàn)問題、分析問題和解決問題的工程綜合應(yīng)用能力。而數(shù)字系統(tǒng)實(shí)驗(yàn)箱是數(shù)字電路、EDA技術(shù)以及課程設(shè)計(jì)的基本實(shí)驗(yàn)教學(xué)儀器，是保障實(shí)驗(yàn)課程順利開展的必不可少的教學(xué)工具。

我校使用的數(shù)字電路與EDA實(shí)驗(yàn)箱，存在幾個(gè)缺點(diǎn)：(1)布局不合理，邏輯電平的輸入?yún)^(qū)、邏輯電平輸出區(qū)、集成電路插座與電源接線區(qū)位置相距太遠(yuǎn)，往往容易造成學(xué)生接線繁雜，也對(duì)實(shí)驗(yàn)出現(xiàn)的問題增大了排查難度；(2)采用插針式的接線方式，插拔連接線很容易造成插孔堵塞，連接線更換頻繁，增大了維修的工作量；(3)使用的FPGA開發(fā)板是直接供電，沒有電源短路保護(hù)，在實(shí)驗(yàn)中常出現(xiàn)學(xué)生接錯(cuò)線，燒毀開發(fā)板的現(xiàn)象。該實(shí)驗(yàn)箱已不能滿足實(shí)驗(yàn)教學(xué)的需要。

針對(duì)上述問題，根據(jù)實(shí)驗(yàn)室目前運(yùn)行的實(shí)際情況，利用實(shí)驗(yàn)室現(xiàn)有的資源，本課題組研制了一款EDA/SoC數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)開發(fā)系統(tǒng)。該實(shí)驗(yàn)開發(fā)系統(tǒng)采用臺(tái)灣Terasic公司的FPGA開發(fā)板DE1-SoC為基礎(chǔ)，擴(kuò)展和豐富相關(guān)課程教學(xué)所需的對(duì)應(yīng)外設(shè)，并圍繞實(shí)驗(yàn)裝置進(jìn)行實(shí)驗(yàn)教學(xué)內(nèi)容的設(shè)計(jì)，基本能滿足數(shù)字電子技術(shù)、EDA技術(shù)、SOPC技術(shù)等課程的實(shí)驗(yàn)教學(xué)需求。

1 實(shí)驗(yàn)裝置總體設(shè)計(jì)方案

本項(xiàng)目以臺(tái)灣Terasic公司的FPGA開發(fā)板DE1-SoC為核心，采用核心板加外設(shè)接口的模式進(jìn)行設(shè)計(jì)。在參考傳統(tǒng)數(shù)電、EDA實(shí)驗(yàn)箱和自制實(shí)驗(yàn)箱的基礎(chǔ)上，結(jié)合CDIO工程教育思想，設(shè)計(jì)基于DE1-SoC的模塊化實(shí)驗(yàn)平臺(tái)，不僅滿足傳統(tǒng)數(shù)字邏輯芯片實(shí)驗(yàn)的要求，也能滿足Verilog硬件描述語言的FPGA設(shè)計(jì)實(shí)驗(yàn)。整個(gè)系統(tǒng)設(shè)計(jì)框圖如圖1所示。整個(gè)系統(tǒng)由FPGA開發(fā)板DE1-SoC模塊、FPGA核心開發(fā)板供電電源保護(hù)電路模塊、邏輯電平輸入輸出模塊、數(shù)碼管顯示、集成芯片插座模塊、時(shí)鐘模塊以及供電電源等模塊構(gòu)成。電源模塊提供3組獨(dú)立直流電壓接線柱：+5V、GND，-5V、GND，+3 3V、GND。數(shù)碼管數(shù)字顯示模塊由2個(gè)獨(dú)立的由顯示譯碼器74LS48驅(qū)動(dòng)的7段共陰數(shù)碼管組成，可顯示0~9共10個(gè)字符。TTL邏輯電平輸出模塊采用LED進(jìn)行狀態(tài)顯示，提供10組TTL邏輯電平輸出。TTL邏輯電平輸入模塊采用撥碼開關(guān)控制，提供10組TTL邏輯電平輸入。用紅色LED表示輸入邏輯電平為高，綠色LED表示輸入邏輯電平為低。時(shí)鐘模塊用于產(chǎn)生實(shí)驗(yàn)中需要用到的數(shù)字信號(hào)源，包括上升沿脈沖、下降沿脈沖、10Hz、100Hz、1kHz的方波信號(hào)等，提供單次、簡(jiǎn)單連續(xù)脈沖輸出。

圖1 系統(tǒng)總體設(shè)計(jì)框圖

2 實(shí)驗(yàn)裝置硬件設(shè)計(jì)

■ 2.1 DE1-SoC 開發(fā)板

DE1-SoC開發(fā)套件是圍繞Altera片上系統(tǒng)（SoC）FPGA構(gòu)建的一款強(qiáng)大的硬件設(shè)計(jì)平臺(tái)。該平臺(tái)采用ALTER公司的Cyclone V SoC系列芯片5CSEMA5F31C6N作為主控芯片，其內(nèi)部集成了處理器、可編程邏輯、外圍I/O、板上配有USB-Blaster II，支持JTAG模式，2個(gè)40Pin擴(kuò)展接口，為用戶提供了最大的設(shè)計(jì)靈活性。

DE1-SoC開發(fā)套件包含與運(yùn)行需要64位操作系統(tǒng)和現(xiàn)代化的EDA設(shè)計(jì)工具Quartus II編譯DE1-SoC的項(xiàng)目。Quartus II是Altera公司推出的一款CPLD/FPGA器件的開發(fā)軟件，是先進(jìn)的EDA工具軟件，能夠支持原理圖、Verilog、VHDL以及AHDL等多種設(shè)計(jì)輸入形式，內(nèi)嵌自帶的綜合器及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程[2]。簡(jiǎn)而言之，Quartus II就是利用電路原理圖輸入功能輸入電路或者將verilog或VHDL描述的代碼變成電路，加載到FPGA芯片上運(yùn)行，通過改變電路的布局、管腳的位置，按需求優(yōu)化電路等，完成邏輯電路功能仿真，是一款綜合性的開發(fā)平臺(tái)[3]。本實(shí)驗(yàn)平臺(tái)使用的是Quartus II 13 1版本，采用的是原理圖和Verilog兩種設(shè)計(jì)輸入形式。實(shí)驗(yàn)箱不僅滿足傳統(tǒng)數(shù)字邏輯芯片實(shí)驗(yàn)的要求，也能滿足Verilog硬件描述語言的FPGA設(shè)計(jì)實(shí)驗(yàn)。

■2.2 實(shí)驗(yàn)裝置底板設(shè)計(jì)

所設(shè)計(jì)的數(shù)字系統(tǒng)實(shí)驗(yàn)箱采用核心板加底板的方式進(jìn)行設(shè)計(jì)，底板布局圖如圖2所示。區(qū)域1設(shè)計(jì)定位孔，用于固定DE1-SoC核心板；區(qū)域2為底板與DE1-SoC的擴(kuò)展接口，用2 54間距的軟排線與底板上的40Pin插座連接，DE1-SoC的擴(kuò)展接口提供了5V和3 3V的電源，底板上各個(gè)模塊的電源均由此提供；區(qū)域3為底板上的IO接口區(qū)，采用香蕉頭接口，利用香蕉頭導(dǎo)線，提高了實(shí)驗(yàn)操作的便捷性和穩(wěn)定性；區(qū)域4為IO端口擴(kuò)展區(qū)域，用于實(shí)驗(yàn)時(shí)進(jìn)行IO端口的擴(kuò)展；區(qū)域5為脈沖信號(hào)生產(chǎn)區(qū)域，利用555芯片設(shè)計(jì)了固定頻率的時(shí)鐘信號(hào)和頻率可調(diào)的時(shí)鐘信號(hào)供數(shù)字電路實(shí)驗(yàn)使用；區(qū)域6為面板安裝區(qū)，采用螺釘固定大小為12cm×6cm的面包板，滿足自行搭建實(shí)驗(yàn)電路需要；區(qū)域7為數(shù)碼管顯示模塊，由74LS48驅(qū)動(dòng)的7段共陰數(shù)碼管組成；區(qū)域8放置了兩片14Pin和2片16Pin的芯片鎖緊座，采用香蕉接頭引出，可以滿足傳統(tǒng)的利用數(shù)字邏輯芯片進(jìn)行數(shù)字電路實(shí)驗(yàn)的需要；區(qū)域9放置了兩個(gè)電位器，用于產(chǎn)生可變的電壓信號(hào)；區(qū)域10為開關(guān)信號(hào)輸入和顯示區(qū)域，分別用10個(gè)撥碼開關(guān)和10個(gè)LED用于數(shù)字邏輯電路的輸入信號(hào)和輸出信號(hào)指示。另外，底板上設(shè)計(jì)了兩個(gè)功能擴(kuò)展區(qū)，并設(shè)計(jì)了創(chuàng)新實(shí)驗(yàn)需要的擴(kuò)展模塊，可以用螺釘固定在該位置，在具體實(shí)驗(yàn)需要時(shí)使用。

圖2 底板布局圖

■2.3 DE1-SoC擴(kuò)展模塊設(shè)計(jì)

為了滿足創(chuàng)新實(shí)驗(yàn)的需要，本系統(tǒng)還設(shè)計(jì)了功能擴(kuò)展模塊，部分功能模塊如表1所示。

表1 功能擴(kuò)展模塊列表

擴(kuò)展模塊電路圖如圖3所示。

圖3 擴(kuò)展模塊電路圖

■2.4 實(shí)驗(yàn)裝置PCB設(shè)計(jì)

研制過程中，采用模塊化設(shè)計(jì)思想，利用Altium Designer軟件對(duì)實(shí)驗(yàn)箱的原理圖和PCB進(jìn)行了設(shè)計(jì)。首先根據(jù)所選用的器件，建立器件的原理圖庫和PCB庫，之后采用層次化原理圖設(shè)計(jì)方式設(shè)計(jì)原理圖，最后在PCB編輯器中進(jìn)行PCB的布局、布線和覆銅，完成實(shí)驗(yàn)箱的PCB，實(shí)驗(yàn)箱的PCB圖如圖4所示。

圖4 實(shí)驗(yàn)箱PCB

3 實(shí)驗(yàn)平臺(tái)展示

實(shí)驗(yàn)平臺(tái)實(shí)物圖如圖5所示，整個(gè)實(shí)驗(yàn)面板分為DE1-SoC模塊和外設(shè)模塊兩大部分。實(shí)驗(yàn)面板可操作性強(qiáng)。面板結(jié)構(gòu)布局合理、圖線分明、功能模塊劃分清楚、排列分布緊湊，接插線方便，有利于學(xué)生們獨(dú)立完成實(shí)驗(yàn)，提高實(shí)驗(yàn)正確率，同時(shí)可快速查找故障，提高學(xué)生的實(shí)際動(dòng)手能力[4]。實(shí)驗(yàn)面板中數(shù)字邏輯芯片采用16和14Pin的鎖緊座，外部擴(kuò)展接口及其他器件外延連接插孔采用香蕉頭插孔座，避免了插孔堵塞，維修不易，接觸不良等現(xiàn)象，有效地提高了數(shù)字系統(tǒng)實(shí)驗(yàn)箱的可靠性。同時(shí)，實(shí)驗(yàn)面板中專門增設(shè)了一塊擴(kuò)展區(qū)，該區(qū)域可用于后續(xù)開設(shè)的實(shí)驗(yàn)教學(xué)內(nèi)容自行增加或更換外設(shè)實(shí)驗(yàn)?zāi)K，具有較強(qiáng)的擴(kuò)展性。

圖5 實(shí)驗(yàn)平臺(tái)實(shí)物圖

4 實(shí)驗(yàn)項(xiàng)目的建設(shè)

本實(shí)驗(yàn)箱是為了提升學(xué)生數(shù)字系統(tǒng)設(shè)計(jì)和工程應(yīng)用能力而開發(fā)的實(shí)驗(yàn)裝置。制定實(shí)驗(yàn)教學(xué)項(xiàng)目時(shí)，以工程項(xiàng)目設(shè)計(jì)為向?qū)?，采用分層次、模塊化的實(shí)驗(yàn)教學(xué)模式，制定了三個(gè)層次的實(shí)驗(yàn)教學(xué)項(xiàng)目。

（1）基礎(chǔ)型實(shí)驗(yàn)

這類實(shí)驗(yàn)項(xiàng)目以驗(yàn)證性演示為主，要求學(xué)生掌握門電路、組合邏輯電路、時(shí)序邏輯電路等數(shù)字電子技術(shù)基本的知識(shí)點(diǎn)，掌握硬件描述語言和Quartus軟件基于原理圖和Verilog HDL的電路設(shè)計(jì)方法，學(xué)會(huì)觀察實(shí)驗(yàn)對(duì)象，對(duì)實(shí)驗(yàn)數(shù)據(jù)能進(jìn)一步分析，掌握基本實(shí)驗(yàn)方法和實(shí)驗(yàn)技能?；A(chǔ)實(shí)驗(yàn)項(xiàng)目有：Quartus軟件使用，表決器實(shí)驗(yàn)，加法器實(shí)驗(yàn)，搶答器實(shí)驗(yàn)，觸發(fā)器實(shí)驗(yàn)，數(shù)碼管顯示實(shí)驗(yàn)，進(jìn)制計(jì)數(shù)器實(shí)驗(yàn)，序列檢測(cè)實(shí)驗(yàn)等。

（2）設(shè)計(jì)型實(shí)驗(yàn)

這部分實(shí)驗(yàn)內(nèi)容以綜合應(yīng)用設(shè)計(jì)為主，在實(shí)驗(yàn)內(nèi)容上要求覆蓋多個(gè)知識(shí)點(diǎn)，有一些難度和復(fù)雜性。可根據(jù)實(shí)驗(yàn)箱外設(shè)接口模塊，設(shè)計(jì)實(shí)驗(yàn)內(nèi)容。在設(shè)計(jì)過程中，訓(xùn)練學(xué)生的發(fā)現(xiàn)問題，解決問題的能力。設(shè)計(jì)型實(shí)驗(yàn)項(xiàng)目有：鍵盤顯示接口實(shí)驗(yàn)設(shè)計(jì)，電子音樂實(shí)驗(yàn)，直流電機(jī)測(cè)速控制，交通燈控制設(shè)計(jì)等。

（3）創(chuàng)新型實(shí)驗(yàn)

創(chuàng)新型實(shí)驗(yàn)是具有研究性和創(chuàng)造性的大型實(shí)驗(yàn)項(xiàng)目，需要綜合應(yīng)用各種實(shí)模塊來完成實(shí)驗(yàn)項(xiàng)目，用于完成畢業(yè)設(shè)計(jì)和課程設(shè)計(jì)開設(shè)，能夠培養(yǎng)學(xué)生的綜合工程實(shí)踐能力和創(chuàng)新意識(shí)。創(chuàng)新型試驗(yàn)有：數(shù)字頻率計(jì)的設(shè)計(jì)，溫度計(jì)的設(shè)計(jì)，數(shù)碼鎖的設(shè)計(jì)。

本實(shí)驗(yàn)平臺(tái)采用DE1-SoC核心板加外設(shè)接口的模式進(jìn)行設(shè)計(jì)。根據(jù)實(shí)驗(yàn)箱的設(shè)計(jì)特點(diǎn)，在實(shí)驗(yàn)箱上開設(shè)的所有實(shí)驗(yàn)項(xiàng)目，既可以采用傳統(tǒng)的實(shí)驗(yàn)電路硬件搭建，又可以采用原理圖和Verilog硬件描述語言的FPGA設(shè)計(jì)實(shí)驗(yàn)，同時(shí)可根據(jù)實(shí)驗(yàn)項(xiàng)目自身的特點(diǎn)，采用兩種實(shí)驗(yàn)?zāi)Ｊ交旌显O(shè)計(jì)的實(shí)驗(yàn)方法進(jìn)行實(shí)驗(yàn)設(shè)計(jì)，將傳統(tǒng)的實(shí)驗(yàn)手段與現(xiàn)代技術(shù)手段相融合，實(shí)驗(yàn)?zāi)Ｊ届`活多變，對(duì)學(xué)生綜合素質(zhì)的培養(yǎng)具有重大的意義。

5 總結(jié)

課題針對(duì)我?，F(xiàn)有實(shí)驗(yàn)箱在實(shí)驗(yàn)教學(xué)中存在的不足進(jìn)行改制，自行設(shè)計(jì)實(shí)驗(yàn)箱模塊布局，實(shí)驗(yàn)箱硬件電路，對(duì)硬件電路進(jìn)行原理圖、PCB設(shè)計(jì)和調(diào)試。經(jīng)過1年多的時(shí)間，多組學(xué)生和教師對(duì)改進(jìn)的實(shí)驗(yàn)箱進(jìn)行了實(shí)驗(yàn)試用。實(shí)踐表明，這套實(shí)驗(yàn)裝置搭線方便，性能穩(wěn)定，方便查找問題，維修工量減少，符合實(shí)驗(yàn)教學(xué)大綱的要求，能夠滿足實(shí)驗(yàn)教學(xué)需要。后期將繼續(xù)跟蹤不斷完善，并在實(shí)踐中進(jìn)一步改進(jìn)以便能夠更好的滿足實(shí)際教學(xué)需要。