賀躍光 韋家駒 郭建華

(1 中國(guó)科學(xué)技術(shù)大學(xué)天文與空間科學(xué)學(xué)院 合肥 230026)(2 中國(guó)科學(xué)院紫金山天文臺(tái) 南京 210023)(3 中國(guó)科學(xué)院暗物質(zhì)與空間天文重點(diǎn)實(shí)驗(yàn)室 南京 210023)

1 引言

自20世紀(jì)80年代以來(lái),隨著半導(dǎo)體技術(shù)的不斷發(fā)展,各類(lèi)半導(dǎo)體探測(cè)器的制作工藝也得到了長(zhǎng)足的發(fā)展,其中針對(duì)徑跡測(cè)量的硅微條探測(cè)器憑借時(shí)間響應(yīng)快、位置分辨率好等特點(diǎn)被廣泛地應(yīng)用到高能物理、天體物理和核醫(yī)學(xué)等領(lǐng)域.在空間觀測(cè)實(shí)驗(yàn)如費(fèi)米γ射線空間望遠(yuǎn)鏡(Fermi Gamma-ray Space Telescope,FGST)[1]和阿爾法磁譜儀(Alpha Magnetic Spectrometer 2,AMS-02)[2]中,為了準(zhǔn)確地獲知帶電粒子的徑跡信息,其徑跡探測(cè)器一般由多層硅微條探測(cè)器陣列組成,而每個(gè)陣列又由多塊硅微條探測(cè)器單元構(gòu)成.

為了精確測(cè)量入射到硅微條探測(cè)器中帶電粒子的信息,需使用低噪聲、高精度的電荷測(cè)量系統(tǒng)對(duì)探測(cè)器輸出電荷進(jìn)行測(cè)量,另外,由于硅微條探測(cè)器單元上有成百上千條微條,一般每隔一條或者數(shù)條微條連接一路讀出電子學(xué),因此需要前端電子學(xué)具有較高的集成度[3].

考慮到硅微條探測(cè)器[4–6]的輸出信號(hào)比較小,工作電磁環(huán)境復(fù)雜,電子學(xué)系統(tǒng)需要提高信噪比抑制噪聲;另一方面,基于前端電子學(xué)高集成度的要求,國(guó)際上許多高能物理實(shí)驗(yàn)中,徑跡探測(cè)系統(tǒng)的前端電子學(xué)都采用了低噪聲、高精度、多通道的專(zhuān)用集成電路(Application Specific Integrated Circuit,ASIC).例如,FGST上徑跡探測(cè)器所使用的Glast Tracker Front-end electronics(GTFE)和Glast Tracker Readout Controller electronics(GTRC)芯片[7]、AMS-02上徑跡探測(cè)器所使用的VA64hdr9a芯片[8]、暗物質(zhì)粒子探測(cè)衛(wèi)星上(Dark Matter Particle Explorer,DAMPE)硅徑跡探測(cè)器(Silicon-Tungsten Tracker,STK)所使用的VA140芯片[9]等等.本研究中前端讀出電路選擇Integrated Detector Electronics AS(IDEAS)公司的128通道的電荷讀出專(zhuān)用芯片VATAGP8[10–11],并使用FPGA建立硅微條探測(cè)器單元讀出電子學(xué)的控制系統(tǒng),實(shí)現(xiàn)了對(duì)硅微條探測(cè)器單元的信號(hào)讀出.在對(duì)電子學(xué)系統(tǒng)進(jìn)行了相關(guān)的功能及性能測(cè)試后,配合硅微條探測(cè)器單元進(jìn)行了宇宙線繆子的最小電離粒子(Minimum Ionizing Particle,MIP)的響應(yīng)測(cè)試.

2 硅微條探測(cè)器單元

本論文中電子學(xué)系統(tǒng)所使用的硅微條探測(cè)器單元為日本濱松公司生產(chǎn)的單面硅微條1http://www.hamamatsu.com.cn/.(Silicon micro-Strip Detector,SSD),主要由768條P+型微條和N型硅襯底構(gòu)成.硅微條探測(cè)器單元的尺寸為95 mm×95 mm×320 μm,條間距為121 μm,多晶硅電阻約為幾十兆歐姆,全耗盡電壓約為40 V.這款探測(cè)器曾應(yīng)用于2007年的敏捷號(hào)γ射線天文衛(wèi)星(Gamma-ray Light Detector,AGILE)項(xiàng)目[12]以及2015年DAMPE衛(wèi)星項(xiàng)目[9]中.

探測(cè)器單元正常工作時(shí),外加的反向偏壓將會(huì)使靈敏區(qū)擴(kuò)大到探測(cè)器單元的整個(gè)體積.如果有帶電粒子穿過(guò)探測(cè)器單元,探測(cè)器單元的靈敏區(qū)將會(huì)產(chǎn)生電子-空穴對(duì),數(shù)量正比于帶電粒子損失的能量.在偏壓電場(chǎng)的作用下,電子、空穴分別向兩極漂移,微條上的電極感應(yīng)形成的電流脈沖被前端電子學(xué)捕獲并沿著相應(yīng)的電子學(xué)通道讀出.根據(jù)有信號(hào)的通道號(hào)可以準(zhǔn)確地反映粒子的位置信息,而電荷大小(電流脈沖積分)可以反映粒子在硅微條探測(cè)器單元中沉積的能量信息.

3 讀出電子學(xué)系統(tǒng)的設(shè)計(jì)

3.1 電子學(xué)系統(tǒng)的需求和考慮

參考DAMPE中徑跡探測(cè)器STK的前端電子學(xué)設(shè)計(jì)方案[13],要求輸入電子學(xué)系統(tǒng)的電荷動(dòng)態(tài)范圍0–200 fC.為了保證系統(tǒng)在輸入范圍內(nèi)有良好的線性指標(biāo),要求積分非線性(Integer Non-Linearity,INL)不超過(guò)2%.

根據(jù)物理學(xué)模擬的結(jié)果,300 μm硅探測(cè)器單元中最小電離粒子的峰值電荷為3.5 fC.因此讀出電子學(xué)噪聲不能超過(guò)0.3 fC,以便探測(cè)器對(duì)宇宙線MIP獲得良好的能量分辨率[13].根據(jù)硅微條探測(cè)器仿真的結(jié)果,高信噪比(Signal-to-Noise Ratio,SNR)能夠改善硅微條探測(cè)器的位置分辨能力[14],一般要求讀出系統(tǒng)的信噪比大于20.表1總結(jié)了讀出電子學(xué)系統(tǒng)的各項(xiàng)指標(biāo).

表1 SSD讀出電子學(xué)的性能指標(biāo)Table 1 Performance index for SSD readout electronics

這些設(shè)計(jì)指標(biāo)給電子學(xué)系統(tǒng)的設(shè)計(jì)帶來(lái)較大的挑戰(zhàn).首先,電荷讀出芯片的選擇需要綜合考慮到多個(gè)因素,如:動(dòng)態(tài)輸入范圍、等效噪聲電荷、成形時(shí)間、增益、功耗等.其次,電子學(xué)系統(tǒng)需要精心設(shè)計(jì)以滿足設(shè)計(jì)指標(biāo).一些寄生參數(shù)對(duì)電子學(xué)系統(tǒng)的噪聲存在一定的影響,需要電路設(shè)計(jì)以及布局布板時(shí)減小這種影響,比如印刷電路板(Printed Circuit Board,PCB)上的布線或者過(guò)孔、PCB之間的線纜、PCB上的接插件都存在一定的寄生電容,增加了通過(guò)信號(hào)的噪聲和延時(shí),降低了信號(hào)質(zhì)量.為此需要合理的設(shè)計(jì)PCB的層疊結(jié)構(gòu),挑選合適的連接線纜和接插件.電路中的數(shù)字信號(hào)對(duì)模擬信號(hào)也會(huì)有一定干擾,影響電子學(xué)系統(tǒng)的噪聲、線性等性能,需要數(shù)字器件和模擬器件合適的布局和隔離來(lái)減少這種干擾.

另外,前端電子學(xué)板的封裝需要特殊設(shè)計(jì)的封裝方法,要求封裝好的探測(cè)器單元能有效屏蔽光和電場(chǎng)干擾、距離電荷讀出芯片的輸入端盡可能近、背電極與高壓的接觸電阻盡可能小.為此專(zhuān)門(mén)設(shè)計(jì)了特殊的前端電子學(xué)板來(lái)承載探測(cè)器單元,并使用超聲波引線鍵合技術(shù)連接探測(cè)器單元、PCB和電荷讀出芯片,最后設(shè)計(jì)了屏蔽盒對(duì)光和電場(chǎng)干擾進(jìn)行良好的屏蔽.

3.2 總體設(shè)計(jì)

整個(gè)電子學(xué)系統(tǒng)分為前端電子學(xué)(Front-End Electronics,FEE)和數(shù)據(jù)獲取電路以及用于自動(dòng)化測(cè)試的上位機(jī)軟件.其中,數(shù)據(jù)獲取電路由數(shù)據(jù)采集板(Data Acquisition Board,DAQ)母板、FPGA核心板(FPGA-core Board)子板、高壓模塊(High Voltage Module,HV_Module)組成.圖1顯示了電子學(xué)系統(tǒng)設(shè)計(jì)完成后的硬件實(shí)物圖,其中,前端電子學(xué)被放置于金屬屏蔽盒內(nèi).

圖1 設(shè)計(jì)完成后的電子學(xué)系統(tǒng)硬件構(gòu)成Fig.1 Hardware composition of electronic system after the design is completed

電子學(xué)系統(tǒng)的整體電路結(jié)構(gòu)及其信號(hào)流向如圖2所示,在FEE上ASIC負(fù)責(zé)接收硅微條探測(cè)器單元輸出的電荷信號(hào),放大輸出后由模擬信號(hào)轉(zhuǎn)換電路將其轉(zhuǎn)換成電壓信號(hào)送往DAQ,同時(shí)FEE還負(fù)責(zé)溫度的監(jiān)控.FPGA核心板根據(jù)上位機(jī)發(fā)送的指令,在DAQ上控制整個(gè)電子學(xué)系統(tǒng)實(shí)現(xiàn)不同的任務(wù),包括對(duì)運(yùn)放電路輸出的模擬信號(hào)進(jìn)行數(shù)字化采集、對(duì)高壓模塊的輸出高壓進(jìn)行監(jiān)控以及對(duì)指定電子學(xué)通道進(jìn)行線性刻度等等.高壓模塊的主要功能是產(chǎn)生反偏高壓使探測(cè)器單元發(fā)生全耗盡,并提供監(jiān)測(cè)電壓供外部采集監(jiān)控.上位機(jī)提供控制電子學(xué)系統(tǒng)工作的交互界面,通過(guò)下發(fā)指令、解析數(shù)據(jù)來(lái)控制系統(tǒng)的運(yùn)行狀態(tài).整個(gè)系統(tǒng)由外部直流電源供電,經(jīng)過(guò)多級(jí)線性穩(wěn)壓芯片(Low DropOut linear regulator,LDO)后產(chǎn)生各個(gè)模塊所需的工作電壓.

圖2 電子學(xué)系統(tǒng)的整體結(jié)構(gòu)Fig.2 Overall structure of electronic system

整個(gè)系統(tǒng)設(shè)計(jì)了3種工作模式:基線模式、線性刻度模式和正常工作模式.基線模式通過(guò)FPGA提供的觸發(fā)信號(hào)對(duì)VATAGP8的128條輸入通道進(jìn)行多次采集,測(cè)試128條通道的噪聲和基線水平.線性刻度模式則是通過(guò)芯片專(zhuān)用的測(cè)試管腳向每條通道注入不同的電荷信號(hào),并使用芯片的自觸發(fā)信號(hào)進(jìn)行采集,從而得到128條通道輸入電荷與采集結(jié)果的線性關(guān)系.正常工作模式是通過(guò)芯片的自觸發(fā)實(shí)現(xiàn)對(duì)探測(cè)器單元輸出信號(hào)的采集、存儲(chǔ)和傳輸.在電子學(xué)系統(tǒng)工作時(shí)將會(huì)產(chǎn)生兩種數(shù)據(jù):電荷信號(hào)相關(guān)的科學(xué)數(shù)據(jù)以及溫度、電壓、電流的實(shí)時(shí)監(jiān)測(cè)數(shù)據(jù).這兩種數(shù)據(jù)分別通過(guò)不同的串口模塊傳送至上位機(jī).

3.3 前端電子學(xué)設(shè)計(jì)

前端電子學(xué)的主要功能是對(duì)硅微條探測(cè)器單元輸出的電荷信號(hào)進(jìn)行放大,由于探測(cè)器單元的輸出電荷信號(hào)很小,因而要保證通道噪聲盡可能低.考慮到硅微條探測(cè)器單元的通道數(shù)量很多且通道間距很小,一般采用高集成度的專(zhuān)用芯片進(jìn)行電荷采集.

為了滿足電子學(xué)系統(tǒng)低噪聲、大動(dòng)態(tài)范圍的設(shè)計(jì)要求,前端電子學(xué)采用IDEAS公司設(shè)計(jì)的VATAGP8芯片.VATAGP8是一款電荷讀出專(zhuān)用集成電路2https://ideas.no/products/vatagp8/.,用來(lái)測(cè)量探測(cè)器多通道輸出的電荷信號(hào),測(cè)量電荷動(dòng)態(tài)范圍在+/-250 fC之間,滿足0–200 fC電荷輸入動(dòng)態(tài)范圍的設(shè)計(jì)指標(biāo).VATAGP8芯片的等效噪聲電荷(Equivalent Noise Charge,ENC)為390 e+5 e/pF,而硅微條探測(cè)器單元單根微條的等效電容約為20 pF[4],理想條件下得到的噪聲約為490 e,相當(dāng)于0.078 fC的電荷,滿足電子學(xué)系統(tǒng)低噪聲的設(shè)計(jì)要求.

圖3顯示了VATAGP8芯片的內(nèi)部原理圖,芯片的每個(gè)通道都有一個(gè)用于電荷積分(Charge Integrator)的前置放大器(Preamplifier)、“快”成形電路(“Fast”Shaper)、高通濾波電路(HP-filter)、“慢”成形電路(“Slow”Shaper)、采樣保持電路(Sample & Hold,S/H)、閾值電壓比較器(Levelsensitive Discriminator).當(dāng)有電荷注入并且快成形輸出的脈沖高度超過(guò)可編程閾值電壓(Vthr)時(shí),電壓比較器將產(chǎn)生該條通道的觸發(fā)脈沖.多條通道的觸發(fā)輸出相“或”(OR)后,產(chǎn)生整個(gè)芯片的觸發(fā)信號(hào)(Trigger).慢成形電路輸出的準(zhǔn)高斯(Semigaussian)波形經(jīng)過(guò)峰值保持(hold)后,再根據(jù)讀出時(shí)序(Readout Logic)從所有通道或所選通道輸出脈沖高度值.

圖3 VATAGP8芯片的內(nèi)部原理圖Fig.3 Internal schematic diagram of VATAGP8 chip

為了進(jìn)一步提高集成度,同時(shí)減小與探測(cè)器單元之間連接線的分布電容,VATAGP8芯片是沒(méi)有管殼的裸芯片,需要用導(dǎo)電膠粘貼在FEE板上,再通過(guò)引線鍵合的方式將芯片的管腳(Pad)連接到FEE板的焊盤(pán)上.VATAGP8芯片與探測(cè)器單元的封裝連接是電子學(xué)設(shè)計(jì)的另一個(gè)難點(diǎn).VATAGP8裸片尺寸為8180 μm×6075 μm×300 μm,128個(gè)輸入通道的Pad交錯(cuò)排列,相鄰?fù)ǖ赖腜ad垂直間距僅有45.6 μm,而常規(guī)PCB工藝不能加工出間距很小的焊盤(pán),因而很難用較低成本做到芯片的128個(gè)Pad都與PCB上的焊盤(pán)相連.在不影響研究?jī)?nèi)容的前提下,從VATAGP8裸片的128個(gè)輸入Pad中挑選了的42個(gè),#0-6(依次選擇)、#24-30(依次選擇)、#45–57(間隔選擇)、#73-79(依次選擇)、#97-103(依次選擇)、#115–127(間隔選擇),以PCB上的金屬線為過(guò)渡,通過(guò)引線鍵合技術(shù)連接探測(cè)器單元.圖4顯示了VATAGP8芯片、SSD、PCB之間的連接關(guān)系,其中與VATAGP-8上42個(gè)Pad相連的微條在探測(cè)器單元上自上而下隔條連續(xù)排列.

圖4 集成在前端電子學(xué)板上的VATAGP8芯片F(xiàn)ig.4 The VATAGP8 chip integrated on FEE board

VATAGP8芯片收集硅微條探測(cè)器單元的電荷信號(hào),經(jīng)過(guò)放大成形后以差分電流形式輸出.電流信號(hào)通過(guò)三極管PUMX1和電阻網(wǎng)絡(luò)轉(zhuǎn)化為電壓信號(hào)送入DAQ.此外,FEE板上的溫度通過(guò)兩片溫度傳感器DS18S20進(jìn)行實(shí)時(shí)監(jiān)控,并通過(guò)π型濾波器對(duì)接入硅微條探測(cè)器單元的輸入高壓進(jìn)行濾波處理.

3.4 數(shù)據(jù)獲取電路設(shè)計(jì)

數(shù)據(jù)獲取電路主要功能包括控制VATAGP8的工作時(shí)序、控制ADC(Analog-to-Digital Converter)的數(shù)據(jù)采集、與上位機(jī)實(shí)現(xiàn)通訊交互、監(jiān)控高壓模塊輸出狀態(tài)等等.為方便功能調(diào)試,數(shù)據(jù)獲取電路分成DAQ母板和兩個(gè)子板(FPGA核心板、高壓模塊),其中FPGA核心板負(fù)責(zé)提供控制邏輯,高壓模塊提供反向偏壓,DAQ母板負(fù)責(zé)組織、調(diào)配相關(guān)的電路資源.

DAQ母板通過(guò)預(yù)留的接口與FEE板、FPGA核心板、高壓模塊相連接.FEE板輸出的差分電壓信號(hào)傳入DAQ母板后,通過(guò)運(yùn)放AD8032芯片實(shí)現(xiàn)差分信號(hào)到單端信號(hào)的轉(zhuǎn)換,單端電壓信號(hào)再經(jīng)過(guò)ADC采集得到原始數(shù)據(jù).ADC芯片的選型需要綜合考慮精度、功耗、采樣率等因素,其中Delta-Sigma架構(gòu)的ADC精度較高,但是采樣率偏低;流水線架構(gòu)的ADC的具有較高采樣率,但是功耗較大;因此DAQ母板采用逐次逼近寄存器架構(gòu)的ADC芯片AD74763https://www.analog.com/cn/products/ad7476.html.,該芯片具有12 bit精度,總體性能較為均衡,能夠在較低的功耗下實(shí)現(xiàn)高的數(shù)據(jù)吞吐量.DAQ母板上設(shè)置了雙串口模塊,采用FTDI公司的LC231X4https://ftdichip.com/products/lc231x/.和Adfruit公司的FT232H5https://www.adafruit.com/product/2264.通信模塊實(shí)現(xiàn)FPGA芯片與上位機(jī)之間的串口通信.在DAQ母板上,通過(guò)DAC(Digital-to-Analog Converter)芯片AD5060控制高壓模塊(CA02P)的輸出電壓,從而提供探測(cè)器單元正常工作所需的反向偏壓.CA02P輸出的監(jiān)控電壓,在DAQ母板上經(jīng)過(guò)電壓跟隨器后使用ADC進(jìn)行采集從而實(shí)現(xiàn)高壓的監(jiān)控.為了實(shí)現(xiàn)高壓模塊電流的監(jiān)測(cè),在電源輸入端串聯(lián)了小阻值的采樣電阻,使用電流檢測(cè)芯片INA199檢測(cè)該采樣電阻兩端的電壓信號(hào),并使用ADC芯片進(jìn)行采集.

FPGA核心板上的主控芯片采用Intel公司Cyclone 10系列的10CL025YU256C8G6https://www.intel.com/content/www/us/en/products/details/fpga/cyclone.html.,并在板上配置了能夠正常工作的最小系統(tǒng).板上預(yù)留了大量的I/O拓展端口連接DAQ母板,驅(qū)動(dòng)控制信號(hào)逐級(jí)傳輸?shù)狡渌K或者接收信號(hào)輸入.FPGA的時(shí)鐘信號(hào)由外部50 MHz的有源晶振提供,經(jīng)過(guò)鎖相環(huán)(Phase Loop Lock,PLL)分頻出20 MHz的時(shí)鐘供邏輯設(shè)計(jì)使用.

整個(gè)系統(tǒng)的工作時(shí)序由FPGA控制,FPGA邏輯功能劃分如圖5所示,主要包括串口收發(fā)(UART)、全局復(fù)位(Global Reset)、命令解析(Command Parsing)、數(shù)據(jù)整合(Data Consolidation)、主控(Main Control)和狀態(tài)監(jiān)控(Status Monitor)模塊.當(dāng)系統(tǒng)上電后,通過(guò)全局復(fù)位對(duì)系統(tǒng)進(jìn)行初始化.FPGA通過(guò)串口1接收上位機(jī)發(fā)送的指令,根據(jù)指令解析的結(jié)果,選擇主控模塊中的一種模式進(jìn)行工作,采集得到的數(shù)據(jù)經(jīng)過(guò)處理、存儲(chǔ)、打包后通過(guò)串口1回傳到上位機(jī).串口2主要負(fù)責(zé)接收上位機(jī)發(fā)送的高壓模塊控制指令以及發(fā)送狀態(tài)監(jiān)控模塊采集的溫度、電壓、電流數(shù)據(jù)到上位機(jī).在主控模塊中,VATAGP8芯片以200 kHz的頻率對(duì)128條通道的信號(hào)進(jìn)行移位輸出,ADC的采樣率為500 kHz,因而在FPGA中設(shè)計(jì)了256×8 bit的FIFO(First Input and First Output)來(lái)緩存ADC采集的數(shù)據(jù),并使用256000波特率的串口進(jìn)行數(shù)據(jù)傳輸.在每次數(shù)據(jù)傳輸完成后,電子學(xué)系統(tǒng)才會(huì)對(duì)下一次的觸發(fā)進(jìn)行采集.狀態(tài)監(jiān)控模塊使用6×8 bit的FIFO緩存采集的高壓、電流以及溫度信息,電子學(xué)系統(tǒng)的狀態(tài)信息將每秒更新1次并發(fā)送到上位機(jī).

圖5 FPGA邏輯設(shè)計(jì)基本框架Fig.5 Basic framework of FPGA logic design

3.5 上位機(jī)軟件的設(shè)計(jì)

上位機(jī)軟件使用LabWindows CVI進(jìn)行設(shè)計(jì)開(kāi)發(fā),主要負(fù)責(zé)對(duì)上傳數(shù)據(jù)的接收、分析、顯示、篩選、分類(lèi)存儲(chǔ)等操作,也可以向數(shù)據(jù)獲取電路發(fā)送不同的工作指令,實(shí)現(xiàn)對(duì)VATAGP8芯片寄存器的配置以及不同工作模式的切換.圖6顯示了上位機(jī)軟件的主界面,其中包含了工作模式切換、串口配置、溫度及高壓狀態(tài)監(jiān)控、VATAGP8寄存器及測(cè)試配置菜單.系統(tǒng)通過(guò)上位機(jī)配置完成后,可以對(duì)電子學(xué)系統(tǒng)的狀態(tài)(溫度、電壓、電流)進(jìn)行實(shí)時(shí)監(jiān)控,并在菜單欄的子面板中實(shí)現(xiàn)工作模式的切換.此外,系統(tǒng)還可以通過(guò)上位機(jī)軟件來(lái)配置VATAGP8芯片各種設(shè)置參數(shù),如閾值電壓、成形時(shí)間等,從而可以?xún)?yōu)化VATAGP8芯片的工作狀態(tài).

圖6 上位機(jī)主界面Fig.6 The main interface of the master computer software

4 電子學(xué)系統(tǒng)的性能測(cè)試

在系統(tǒng)搭建完成后,需要對(duì)電子學(xué)系統(tǒng)進(jìn)行一系列性能測(cè)試,包括128通道的基線和噪聲測(cè)試、線性刻度測(cè)試以及宇宙線繆子的響應(yīng)測(cè)試.

4.1 基線和噪聲測(cè)試

VATAGP8芯片有兩對(duì)差分輸出管腳(outp_d/outm_d和outp u/outm_u),在系統(tǒng)串行讀出下分別對(duì)應(yīng)從#0到#127通道順序讀出以及#127到#0通道逆序讀出的輸出.電路中使用了兩個(gè)ADC(ADC-1、ADC-2)分別對(duì)VATAGP8芯片兩路輸出后經(jīng)過(guò)轉(zhuǎn)換、運(yùn)算、放大后的信號(hào)進(jìn)行采集.串行讀出下ADC每次采集的原始數(shù)據(jù)可以表示為[15]:

其中Pedi表示通道i的基線,CNj表示第j次采集時(shí)的共模噪聲,Noisyij表示通道i第j次采集的隨機(jī)噪聲,Signalij表示通道i在第j次采集得到的信號(hào).基線采集模式下,沒(méi)有外部信號(hào)輸入,Signalij可視為0.在經(jīng)過(guò)N次采集后,通道i的基線Pedi和隨機(jī)噪聲表征水平σi以及扣除壞道(噪聲過(guò)大的通道和沒(méi)有信號(hào)的通道)后所有Nj條通道的共模噪聲CNj可以由下面的公式得到[15]:

一般系統(tǒng)在正常工作模式下,VATAGP8芯片采用順序讀出的方式進(jìn)行輸出,并根據(jù)輸出的原始數(shù)據(jù)計(jì)算出芯片128條輸入通道在ADC-1所在電路的基線和噪聲水平.而在ADC-2所在電路,VATAGP8芯片也可以通過(guò)逆序讀出的方式測(cè)試128條輸入通道的基線和噪聲水平,從而對(duì)系統(tǒng)的基線和噪聲水平進(jìn)行對(duì)比驗(yàn)證.

圖7和圖8顯示了電子學(xué)系統(tǒng)中VATAGP8芯片分別在順序、逆序讀出條件下128條通道的基線和噪聲水平測(cè)試結(jié)果.系統(tǒng)在基線模式下測(cè)試的結(jié)果表明,由ADC-1采集得到128條通道的噪聲水平在0.70–1.17 bin之間,基線在206.31–254.30 bin之間.而ADC-2采集得到的128條通道的噪聲水平在0.75–1.25 bin之間,基線在174.92–221.87 bin之間.VATAGP8芯片順序讀出和逆序讀出在芯片內(nèi)部的電路略有差異,因而兩種讀出的基線和噪聲數(shù)據(jù)也略有差異,但在可接受范圍內(nèi).圖7和圖8中有42個(gè)通道的噪聲明顯大于其余通道的噪聲,這是由于這42個(gè)通道連接了探測(cè)器單元,VATAGP8芯片的輸入電容增大導(dǎo)致噪聲增加.根據(jù)4.2節(jié)線性刻度的結(jié)果可以計(jì)算出128條輸入通道的噪聲水平均低于0.093 fC,噪聲性能表現(xiàn)良好,滿足電子學(xué)系統(tǒng)低噪聲的設(shè)計(jì)要求.

圖7 128條通道順序讀出的基線(上)和噪聲(下)Fig.7 The sequential order readout of pedestal(above)and noise(below)of 128 channels

圖8 128條通道逆序讀出的基線(上)和噪聲(下)Fig.8 The reverse order readout of pedestal(above)and noise(below)of 128 channels

4.2 線性刻度測(cè)試

在線性刻度模式下,電子學(xué)系統(tǒng)通過(guò)線性調(diào)整測(cè)試信號(hào)的大小,實(shí)現(xiàn)對(duì)VATAGP8芯片各個(gè)通道0–200 fC動(dòng)態(tài)范圍內(nèi)的掃描,并將掃描結(jié)果上傳至上位機(jī).上位機(jī)根據(jù)128通道的采集結(jié)果,依次對(duì)每個(gè)通道的標(biāo)定數(shù)據(jù)進(jìn)行線性擬合.圖9是標(biāo)定結(jié)果,#2通道在0–200 fC的輸入范圍內(nèi)的線性增益約在13.41 bin/fC,而128條通道線性標(biāo)定的積分非線性?xún)?yōu)于1%.

圖9 #2通道線性標(biāo)定的結(jié)果(上)以及128條通道線性標(biāo)定的積分非線性(下)Fig.9 The results of #2 channel’s linear calibration(above)and the INL of 128 channels(below)

4.3 宇宙線繆子的響應(yīng)測(cè)試

為了測(cè)試硅微條探測(cè)器單元對(duì)宇宙線中繆子的響應(yīng)能力以及電子學(xué)系統(tǒng)長(zhǎng)時(shí)間工作時(shí)的穩(wěn)定性,將連接探測(cè)器單元的FEE板屏蔽外界光、電場(chǎng)和灰塵的干擾,搭建了圖10所示的宇宙線繆子測(cè)試平臺(tái),該平臺(tái)主要由上位機(jī)、直流電源、FEE、DAQ和高壓模塊組成.系統(tǒng)進(jìn)行測(cè)試時(shí),外部電源提供讀出電子學(xué)所需的直流電壓,高壓模塊提供探測(cè)器單元所需偏壓,電子學(xué)系統(tǒng)采集探測(cè)器單元產(chǎn)生的繆子事例并上傳至上位機(jī)處理、保存,每隔20 min電子學(xué)系統(tǒng)自動(dòng)更新一次基線.

圖10 測(cè)量宇宙線繆子搭建的測(cè)試平臺(tái)Fig.10 Test platform for measuring cosmic ray Muon

繆子最小電離粒子在320 μm厚的硅微條探測(cè)器單元中由于能損而產(chǎn)生的電子-空穴對(duì)數(shù)量大約在22000[16]左右,相當(dāng)于3.52 fC的電荷.系統(tǒng)的線性增益約為13.41 bin/fC,因而可計(jì)算出繆子最小電離粒子對(duì)應(yīng)的理論峰值為47.20 ADC bin.在系統(tǒng)穩(wěn)定工作20 h后,得到了約35241個(gè)繆子事例,對(duì)采集的事例數(shù)據(jù)進(jìn)一步處理后繪制出圖11所示的繆子的電離損失能譜.如圖所示,能譜圖上可以清晰地顯示出一個(gè)MIP峰,經(jīng)過(guò)pyLandau7https://github.com/SiLab-Bonn/pyLandau.包中的朗道-高斯卷積擬合后得到的峰值約為39.59 bin,與理論峰值存在偏差可能是由于硅微條探測(cè)器單元中電子-空穴對(duì)在漂移和擴(kuò)散時(shí)發(fā)生損失[17],未能全部被硅微條上電極收集讀出.結(jié)合噪聲測(cè)試的結(jié)果,可以計(jì)算出電子學(xué)系統(tǒng)的信噪比大于32,滿足系統(tǒng)高信噪比的設(shè)計(jì)要求.

圖11 Landau-Gaussian卷積擬合的繆子電離損失能譜Fig.11 The spectrum of ionization energy loss of Muon fitted by Landau-Gaussian convolution

5 總結(jié)

本文介紹了一種使用VATAGP8芯片來(lái)實(shí)現(xiàn)硅微條探測(cè)器單元讀出的電子學(xué)原型系統(tǒng),測(cè)試了電子學(xué)系統(tǒng)中VATAGP8芯片128條輸入通道的基線、噪聲水平以及42條硅微條通道對(duì)宇宙線中繆子的響應(yīng)能力.結(jié)果表明,該電子學(xué)系統(tǒng)能夠滿足設(shè)計(jì)要求:系統(tǒng)的128條輸入通道的噪聲水平低于0.093 fC,在0–200 fC輸入動(dòng)態(tài)范圍內(nèi)具有良好的線性,積分非線性?xún)?yōu)于1%,測(cè)試得到電子學(xué)系統(tǒng)的信噪比大于32,宇宙線繆子在硅微條探測(cè)器單元中電離損失的能譜與Landau-Gaussian分布符合較好.