許家瑋，武 錦，孔謀夫，周 磊，季爾優(yōu)

（1.電子科技大學(xué)電子薄膜與集成器件國家重點實驗室，成都 610054；2.中國科學(xué)院微電子研究所，北京 100029）

1 引言

數(shù)據(jù)采集是將自然界中存在的模擬信號通過模數(shù)轉(zhuǎn)換器（ADC）轉(zhuǎn)換成數(shù)字信號，再對該數(shù)字信號進行相應(yīng)的接收和處理。數(shù)據(jù)采集系統(tǒng)作為數(shù)據(jù)采集的手段，在移動通信、圖像采集、無線電等領(lǐng)域有重要作用[1]。隨著電子信息技術(shù)的飛速發(fā)展，電信號呈現(xiàn)出高度復(fù)雜化的變化趨勢，高頻、瞬態(tài)信號的捕獲、分析需要更高帶寬、更高采樣率的數(shù)據(jù)采集系統(tǒng)。提升數(shù)據(jù)采集系統(tǒng)前端ADC 的性能和利用并行采樣方法的系統(tǒng)架構(gòu)是提高采集系統(tǒng)性能的2 個有效途徑。ADC 芯片是數(shù)據(jù)采集系統(tǒng)的核心[2]，ADC 芯片的性能決定了數(shù)據(jù)采集系統(tǒng)的性能，但如今在ADC 的模擬電路設(shè)計中，設(shè)計出高采樣率、高精度的ADC 具有很大的挑戰(zhàn)性。因此本文從并行架構(gòu)出發(fā)，基于多顆ADC 板級交織采樣技術(shù)，提出了一種超寬帶數(shù)據(jù)采集系統(tǒng)的設(shè)計方法。

本文重點介紹了采集系統(tǒng)中4 相位時鐘模塊、微變延時限模塊與信號獲取模塊的設(shè)計。4 相位時鐘模塊提供一種4 路ADC 芯片交替采樣的時鐘方案；微變延時限模塊完成對4 路子ADC 芯片的延時微調(diào)功能，用以解決時間交織技術(shù)帶來的誤差；信號獲取模塊保證輸入至ADC 采樣的模擬信號的質(zhì)量。對數(shù)據(jù)采集系統(tǒng)單音信號下多頻點和寬帶信號的測試結(jié)果表明：在12 GSa/s 采樣時鐘下，單音信號時鐘輸入在10 MHz～2 GHz 范圍內(nèi)，采集系統(tǒng)的平均有效位數(shù)（ENOB）不低于7.2 bit，無雜散動態(tài)范圍（SFDR）均在58 dB 以上；對于寬帶信號具有一定的數(shù)據(jù)采集能力，在1～3 GHz 寬帶信號輸入下信噪比（SNR）在30 dB以上。

2 數(shù)據(jù)采集系統(tǒng)的基本原理

時間交織技術(shù)是一種將多顆ADC 芯片并聯(lián)的手段，對多顆子ADC 芯片并行交替采樣，從而使得整個系統(tǒng)的采樣率倍增。圖1 為一種4 路板級交織的數(shù)據(jù)采集系統(tǒng)結(jié)構(gòu)圖，每個ADC 結(jié)構(gòu)相同且擁有相同的采樣周期[3]。每個相鄰ADC 的采樣時鐘相互錯1/4 個采樣周期，使這4 個ADC 能在一個時鐘周期內(nèi)采樣4次，且每次采到的信息并不重合。最后通過邏輯電路把每個ADC 輸出的數(shù)字碼按照采樣先后順序整合起來，若單通道ADC 的采樣率為Fs，那么最終得到采集系統(tǒng)整體的采樣率即為4Fs，而精度仍然是子通道ADC 的精度[4]。

圖1 4 路板級交織的數(shù)據(jù)采集系統(tǒng)

將多顆ADC 芯片集成在板卡的設(shè)計方案有利于縮小設(shè)計周期與流程，便于采集系統(tǒng)的開發(fā)與調(diào)試，最終完成對多顆ADC 芯片的板級交織，大大提高了采樣速度，實現(xiàn)了超寬帶數(shù)據(jù)采集系統(tǒng)。

3 數(shù)據(jù)采集系統(tǒng)關(guān)鍵模塊設(shè)計

3.1 低抖動4 相位時鐘產(chǎn)生模塊

低抖動4 相位時鐘產(chǎn)生模塊將產(chǎn)生4 路相位差為90°的采樣時鐘，以實現(xiàn)對4 顆3 GSa/s 采樣率、12 bit ADC 芯片的等間隔采樣。由于高頻下多路時鐘之間的相位差關(guān)系不便于調(diào)節(jié)，在現(xiàn)有的時鐘方案下，產(chǎn)生一組達到3 GSa/s 等間隔采樣的時鐘存在一定困難。設(shè)計交織采樣時鐘的方案一般有2 種：一種方案提出直接通過時鐘芯片自身的延時功能，依次產(chǎn)生4 路相位差相同的采樣時鐘[5]；另一種方案為在4 路子ADC前加入定制數(shù)字電路，控制數(shù)據(jù)選通，使得4 路子通道的時鐘依次對ADC 進行采樣[6]。對于本次設(shè)計，方案1很難找到可以提供給4 路高速、高精度ADC 采樣時鐘和相位調(diào)整的時鐘芯片，當(dāng)采樣率較高時，一般時鐘芯片會產(chǎn)生抖動和噪聲，極大地影響了產(chǎn)生時鐘的相位關(guān)系。在方案2 中，前置的數(shù)字電路會增加數(shù)據(jù)采集板卡的復(fù)雜度和不穩(wěn)定性。因此本文的數(shù)據(jù)采集系統(tǒng)采用了一種多級鎖相環(huán)（PLL）結(jié)構(gòu)，用以實現(xiàn)低抖動的4 相位時鐘模塊。

本設(shè)計采用的4 路等間隔采樣時鐘方案如下，選擇3 級PLL 的架構(gòu)來產(chǎn)生所需要的時鐘。其中第1 級PLL 為晶振發(fā)生器，產(chǎn)生初始的參考時鐘，無需外部時鐘輸入，第2 級與第3 級PLL 需要提供外部的時鐘輸入。3 級鎖相環(huán)時鐘架構(gòu)如圖2 所示，第1 級PLL 產(chǎn)生初始的122.88 MHz 時鐘信號作為參考時鐘給到第2級PLL，第2 級PLL 將產(chǎn)生的184.32 MHz 時鐘給到第3 級PLL。這里第2 級PLL 的作用有2 點，首先是第3 級時鐘會產(chǎn)生2949.12 MHz 信號作為最終的采樣時鐘，第3 級PLL 會對信號倍頻進行放大，因此，需要將122.88 MHz 時鐘轉(zhuǎn)為184.32 MHz，與下一級的輸出目標(biāo)2949.12 MHz 為整倍數(shù)關(guān)系；同時考慮到時鐘傳到下一級2 顆PLL 時需要做到時鐘同步，若時鐘到達第3 級PLL 的時間不一致，會引起4 顆子ADC 的采樣時刻嚴(yán)重不一致，因此需要第2 級PLL 芯片具有參考時鐘功能，使2 片PLL3 的時刻同步。

圖2 3 級鎖相環(huán)時鐘架構(gòu)

第3 級PLL 最終產(chǎn)生4 路交織時鐘，第3 級產(chǎn)生的時鐘信號會經(jīng)過時鐘分配器，產(chǎn)生2 路相位相差180°的時鐘，這樣即可為第1 路與第3 路子ADC 提供采樣時鐘。如何產(chǎn)生90°的相位差是本次設(shè)計的一個關(guān)鍵，相位差90°分頻原理如圖3 所示[1]，在PLL 內(nèi)部產(chǎn)生了一個2 倍頻輸出時鐘，經(jīng)過2 個D 觸發(fā)器結(jié)構(gòu)后會輸出2 路相位相差90°的時鐘。借助該原理，圖2 中第2 顆PLL3 相對于第2 級PLL 的輸出產(chǎn)生了90°相位的滯后。這樣再經(jīng)過時鐘分配器就產(chǎn)生了差分的90°與270°信號輸出，為第2 顆與第4 顆子ADC 提供采樣時鐘。

圖3 相位差90°分頻原理

3.2 微變延時限模塊

理想情況下，時間交織要求4 顆ADC 均勻地交替采樣，相鄰?fù)ǖ赖牟蓸訒r鐘間隔相同。在實際的時間交織中，采樣時鐘的分頻與驅(qū)動電路的不對稱造成了采樣時刻的偏差，這也會對量化結(jié)果產(chǎn)生影響。實際上，4 顆ADC 并沒有完全按照90°相位差交替采樣，存在采樣時間失配。存在的誤差例如失調(diào)失配、增益失配、采樣時刻偏差[7]，會嚴(yán)重影響ADC 板卡的性能，只有把這些誤差校準(zhǔn)到一定的范圍內(nèi)才能獲得預(yù)想的ADC 的性能。

因為采樣時刻誤差，時間失配誤差對結(jié)果的影響最大。圖4 為時間失配誤差值與ENOB 的關(guān)系曲線圖，此處時間失配誤差值代表子ADC 芯片采樣時刻間隔與理想采樣間隔的誤差值?？梢钥吹剑S著時間失配誤差值的增加，ADC 的性能會有明顯的下降。板卡需要具有對每一路時鐘在極短時間內(nèi)進行微調(diào)的功能，只有4 路子ADC 具有可變延時才能實現(xiàn)后續(xù)的時間失配校準(zhǔn)功能。

圖4 時間失配誤差值與ENOB 的關(guān)系

構(gòu)建的可變延時限模塊如圖5 所示，通過數(shù)模轉(zhuǎn)換器（DAC）和延時芯片連接產(chǎn)生延時對ADC 進行相位微調(diào)。從FPGA 向DAC 芯片發(fā)送數(shù)字信號編碼，讓DAC 可以產(chǎn)生一定范圍內(nèi)的可調(diào)電壓（0～2.5 V）。采用一種寬帶延時芯片，具有0～70 ps 的延時調(diào)整范圍，產(chǎn)生的延時隨輸入電壓線性變化。經(jīng)過延時芯片后信號分別給到采樣保持芯片和ADC。這樣4 顆ADC 都具有了自身的可變延時限功能，在后續(xù)的時鐘失配校準(zhǔn)階段可實現(xiàn)對4 顆ADC芯片的相位微調(diào)。

圖5 可變延時限模塊

3.3 輸入信號提取模塊

ADC 在獲取輸入模擬信號的過程中，采樣保持電路通常處在ADC 的最前端，是系統(tǒng)中非常重要的一環(huán)。采樣保持電路用于對輸入信號的采樣和保持，采樣保持電路獲取的信號精度決定了ADC 的最大精度和最大分辨率。ADC 會在采樣時鐘的控制下在采樣時刻進行數(shù)據(jù)采集，而在采樣時鐘頻率非常高的情況下，ADC 的每次采樣會在采樣信號比較器閾值范圍內(nèi)抖動，無法獲取到采樣時刻原本的位置。采樣時刻偏差如圖6 所示，每個采樣時刻會在極短時間范圍內(nèi)有波動，而高采樣率下該波動范圍內(nèi)采樣時刻量化值會有很大的偏移。

圖6 采樣時刻偏差示例

此外比較器的輸出節(jié)點[8]處于再生階段時電壓變化較大，這會經(jīng)過寄生電容，產(chǎn)生對輸入電壓的干擾，從而產(chǎn)生回踢噪聲。為了解決這一問題，需要在ADC前加入采樣保持電路，對輸入信號進行采樣，盡量將真實的數(shù)據(jù)輸入到ADC 中。

因此在本設(shè)計的4 顆子ADC 前加入具有高采樣帶寬的采樣保持電路芯片TH，確保了輸入至4 顆ADC 芯片中模擬信號的質(zhì)量，信號提取模塊結(jié)構(gòu)如圖7 所示。該采樣保持芯片的最大精度為8 bit，考慮到本設(shè)計采集系統(tǒng)中4 顆ADC 芯片的實際可量化ENOB小于8 bit，該采樣保持芯片量化精度滿足采集系統(tǒng)設(shè)計要求。采樣保持芯片模擬信號帶寬達8 GHz，最大采樣率支持4 GSa/s，符合ADC 的3 GSa/s 采樣率要求。

圖7 信號提取模塊結(jié)構(gòu)

4 電路實現(xiàn)和測試結(jié)果

4.1 數(shù)據(jù)采集系統(tǒng)功能測試

設(shè)計完成的板卡如圖8 所示，序號1 處為2 顆第3 級鎖相環(huán)，序號2 處為集成在板卡上的4 顆ADC 芯片，序號3 處為采樣保持芯片，序號4 處為可變延時模塊的4 顆DAC 芯片，序號5 處為4 顆延時芯片。

圖8 板卡實物圖

數(shù)據(jù)采集系統(tǒng)的驅(qū)動模塊采用上位機-軟核-AXI總線結(jié)構(gòu)，該模塊通過頂層C 代碼對板卡上芯片的寄存器進行配置，經(jīng)過AXI 總線將數(shù)據(jù)傳輸至各個芯片，驅(qū)動4 相位時鐘模塊、可變延時模塊與信號獲取模塊。在上位機中通過網(wǎng)口通信完成FPGA 后臺校準(zhǔn)，將時間交織技術(shù)產(chǎn)生的誤差校準(zhǔn)至理想范圍內(nèi)。

在500 MHz 下測試板卡單顆ADC 芯片性能，獲取交織后采集系統(tǒng)性能的理想值。羅德與施瓦茨公司生產(chǎn)的SMM100A 信號發(fā)生器提供正弦波信號，該信號源諧波大小在-70 dB 左右，輸出頻率為500 MHz，幅值為12 dB。測試結(jié)果如表1 所示，當(dāng)輸入采集系統(tǒng)的時鐘為500 MHz 時，每顆ADC 芯片的采樣信號時鐘頻率為125 MHz，可以看到4 顆ADC 芯片的ENOB 不低于7.29 bit，SFDR 與除基波外最大雜散幅值（SFDR2）均不小于59 dB。采集板卡是對4 顆ADC芯片交織采樣，單顆ADC 芯片的性能參數(shù)反映了數(shù)據(jù)采集系統(tǒng)理想條件下的最高性能。

表1 500 MHz 下板卡4 顆子ADC 性能

為了分析芯片焊接在板卡上帶來的性能損失，通過單顆ADC 的評估板單獨測試了每顆ADC 芯片集成在板卡前的性能水平，ADC 芯片單顆性能如表2 所示?？梢钥吹綄DC 焊接在板卡上后會產(chǎn)生一些性能差異，這是由板卡上電路構(gòu)造如輸入損耗、亞穩(wěn)態(tài)等帶來的一些不可避免的性能損失。

表2 125 MHz 下4 顆子ADC 集成在板卡前的性能

500 MHz 下的單音信號頻譜如圖9 所示，選取40萬個點進行計算，采樣率為12 GSa/s。在500 MHz 下，數(shù)據(jù)采集系統(tǒng)的ENOB 為7.32 bit、SFDR2 為57.92 dB、SFDR為60.13 dB、SNR 為40.77 dB。交織后采集系統(tǒng)的性能與單顆子ADC 性能相近，這代表板級交織效果達到理想預(yù)期，即數(shù)據(jù)采集系統(tǒng)的精度與單顆ADC芯片精度保持一致。

圖9 500 MHz 下的單音信號頻譜

4.2 各個頻點下的板卡測試

在單音信號下測試多頻點采集系統(tǒng)的性能，測試頻點依次選擇10 MHz、100 MHz、500 MHz、800 MHz、1 GHz、1.2 GHz、1.5 GHz、2 GHz，測試結(jié)果見表3。

表3 各個頻點下數(shù)據(jù)采集系統(tǒng)性能

在輸入信號幅值為12 dB、采樣率為12 GSa/s、單音信號頻率為10 MHz～2 GHz 的條件下，采集系統(tǒng)的ENOB 均 在7.2 bit 以 上，SFDR 均 在58 dB 以 上，SFDR2 均在54 dB 以上，在性能上與單顆ADC 芯片的性能接近，與期望中的設(shè)計目標(biāo)相符合。

4.3 寬帶信號測試

寬帶信號測試不同于信號后處理的濾波校準(zhǔn)，通過可變延時限功能可以將板卡本身校準(zhǔn)到最佳性能，這樣可以直接從塊狀存儲器（BRAM）中讀出校準(zhǔn)后的數(shù)據(jù)，通過濾波校準(zhǔn)信號后處理的方法無法滿足寬帶信號校準(zhǔn)的需求，該采集系統(tǒng)在對中心頻點校準(zhǔn)后可用于處理寬帶信號。

信號源選擇帶寬為2 GHz、起始頻率為1 GHz、終止頻率為3 GHz 的寬帶信號，信號幅值為14 dB。選擇2 GHz 作為中心頻點下的校準(zhǔn)參數(shù)，在2 GHz 校準(zhǔn)后進行寬帶信號測試。寬帶信號測試結(jié)果如圖10 所示，可以看出，寬帶信號的SNR 為30 dB，該測試結(jié)果驗證了采集系統(tǒng)的寬帶信號采集功能。

圖10 寬帶信號測試結(jié)果頻譜

5 結(jié)論

本研究介紹了數(shù)據(jù)采集系統(tǒng)的基本原理，提出了一種多顆ADC 芯片板級交織的設(shè)計方法。重點介紹了基于交織技術(shù)的采集系統(tǒng)中一些關(guān)鍵模塊的設(shè)計方案，包括4 相位低抖動時鐘模塊、微變延時限模塊與數(shù)據(jù)提取模塊。在測試環(huán)節(jié)中，典型頻率500 MHz 下采集系統(tǒng)的ENOB 為7.32 bit，SFDR2 為57.92 dB，SFDR 為60.13 dB，SNR 為40.77 dB，并對數(shù)據(jù)采集功能進行了驗證。數(shù)據(jù)采集系統(tǒng)在10 MHz～2 GHz 單音信號下的ENOB 不低于7.2 bit，SFDR 均在58 dB 以上。寬帶信號測試結(jié)果顯示，信噪比為30 dB。