馬毅超 王亮懿 滕海云 蔣俊國

1（陜西科技大學(xué) 西安 710021）

2（中國科學(xué)院高能物理研究所 東莞 523000）

粒子飛行時間（Time of Flight，TOF）測量是當(dāng)代高能物理實(shí)驗(yàn)中不可或缺的技術(shù)手段之一，它能夠間接反映粒子的動量、質(zhì)量等信息，對于鑒別粒子種類從而確定其反應(yīng)類型，探究粒子物理本質(zhì)起著至關(guān)重要的作用［1-2］。不同類型的粒子，在實(shí)驗(yàn)中的飛行時間也會存在一定的差異，為了能夠?qū)崿F(xiàn)較好的鑒別能力，通常要求探測器的時間分辨率達(dá)到百皮秒以內(nèi)［3-4］?，F(xiàn)階段應(yīng)用廣泛的時間數(shù)字轉(zhuǎn)換器（Time to Digital Convertor，TDC）設(shè)計(jì)方案主要分為兩類：其一是通過延遲鏈內(nèi)插法實(shí)現(xiàn)高精度時間測量算法的設(shè)計(jì)，該方法測量精度可達(dá)13 ps以內(nèi)［5］，但是內(nèi)插單元的增多使得解碼困難且對時鐘要求較高［6-7］；其二是通過時鐘分相法實(shí)現(xiàn)高精度時間測量算法的設(shè)計(jì)，該方法沒有過多的延時單元插入，解碼簡單，但是精度最好只能達(dá)到100 ps左右［8］，難以滿足實(shí)驗(yàn)中百皮秒內(nèi)時間精度的要求［9］。

針對以上兩種設(shè)計(jì)方案存在的問題，本文完成了一款基于差分延遲環(huán)結(jié)構(gòu)的TDC芯片設(shè)計(jì)。其中差分延遲環(huán)結(jié)構(gòu)可以使芯片的分辨率達(dá)到17 ps。該結(jié)構(gòu)的內(nèi)插單元較少，且采用雙環(huán)結(jié)構(gòu)設(shè)計(jì)，由于兩組延遲環(huán)之間僅延遲時間不同，其余特性相似，因此雙環(huán)之間的延遲差可以抵消工藝、電壓及溫度變化，使得芯片抗干擾能力強(qiáng)，受外界溫度等環(huán)境因素影響較小。TDC芯片采用中芯國際（Semiconductor Manufacturing International Corporation，SMIC）0.18 μm工藝技術(shù)設(shè)計(jì)完成并進(jìn)行流片，可以實(shí)現(xiàn)高分辨率的時間數(shù)字轉(zhuǎn)換［10-11］。

1 TDC芯片結(jié)構(gòu)設(shè)計(jì)

TDC芯片結(jié)構(gòu)如圖1所示，該芯片由差分環(huán)TDC內(nèi)核、控制邏輯、溫度計(jì)解碼器、4位精細(xì)計(jì)數(shù)器（Nf）和16位粗計(jì)數(shù)器（Nc）組成。該芯片在對兩組信號時間差進(jìn)行測量時，代表起始的信號（Start）先進(jìn)入到慢環(huán)，之后代表停止的信號（Stop）再進(jìn)入到快環(huán)。通過內(nèi)置的比較器對信號狀態(tài)進(jìn)行比較，最終輸出溫度計(jì)碼“TH”，并通過溫度計(jì)到二進(jìn)制編碼器轉(zhuǎn)換成6位二進(jìn)制代碼。TH記錄結(jié)束信號超過起始信號的位置，即延遲單元的數(shù)量。精細(xì)計(jì)數(shù)器（Nf）記錄結(jié)束信號趕上起始信號之前起始信號的傳輸圈數(shù)，粗計(jì)數(shù)器（Nc）記錄結(jié)束信號進(jìn)入差分環(huán)TDC之前起始信號的傳輸圈數(shù)。通過對三個數(shù)據(jù)進(jìn)行整合最終得到測量的時間差。

圖1 TDC芯片結(jié)構(gòu)Fig.1 Diagram of TDC chip structure

2 電路結(jié)構(gòu)設(shè)計(jì)

2.1 差分延遲環(huán)TDC設(shè)計(jì)

傳統(tǒng)的差分延遲鏈TDC如圖2所示。該TDC結(jié)構(gòu)由兩條分別帶有多個延遲單元的延遲鏈構(gòu)成，兩條延遲鏈上的延遲單元相互對應(yīng)，且每條鏈自身各延遲單元的延遲時間相同，其中Start鏈上延遲單元的延遲時間為t1，Stop鏈上延遲單元的延遲時間為t2，t1＞t2［12］。相互對應(yīng)的兩個延遲單元的輸出信號在同一個D觸發(fā)器中進(jìn)行比較，但由于其分辨率與集成電路工藝決定的門延時密切相關(guān)，且硬件消耗隨測量范圍的增大呈指數(shù)增長［13］。為了減少延遲鏈上延遲單元的浪費(fèi)，本文對傳統(tǒng)的差分延遲鏈進(jìn)行改進(jìn)［14］，設(shè)計(jì)了一種延遲環(huán)結(jié)構(gòu)。環(huán)狀結(jié)構(gòu)可以使差分延遲單元在一次測量中重復(fù)使用，通過該設(shè)計(jì)可以大大減少延遲單元的數(shù)量［15］。

圖2 差分延遲鏈TDCFig.2 Differential delay chain TDC

差分延遲環(huán)TDC結(jié)構(gòu)如圖3所示。兩個具有不同延遲的與非門環(huán)用于測量輸入信號的時間間隔。差分環(huán)TDC的核心由兩個比較鏈路組成，分別在奇數(shù)圈和偶數(shù)圈時運(yùn)行［16］。差分環(huán)TDC包含奇數(shù)個延遲單元，輸入信號沿環(huán)傳播一圈后，會由上升沿變成下降沿。兩種類型的比較器沿環(huán)交替放置，分別比較上升沿和下降沿。差分環(huán)TDC的核心由三個部分組成：一個延遲較小的快環(huán)、一個延遲較大的慢環(huán)和50個比較器。每個環(huán)有25級與非門，延遲可通過外部偏置電壓調(diào)節(jié)?？飙h(huán)和慢環(huán)中與非門的傳播延遲分別設(shè)置為Tf和Ts。因此，差分環(huán)TDC的時間分辨率R如式（1）所示：

圖3 差分延遲環(huán)TDCFig.3 Differential delay ring TDC

2.2 判斷單元組合設(shè)計(jì)

差分環(huán)TDC將整個TDC核心分離為兩個差分延遲環(huán)，如圖4所示。圖4（a）顯示了差分環(huán)TDC在第一圈中的操作。在第一圈中，起始信號和結(jié)束信號的上升沿進(jìn)入到兩個與非門，分別沿慢環(huán)和快環(huán)進(jìn)行傳輸。起始信號在與非門延遲Ts后傳播到S2，結(jié)束信號在與非門延遲Tf后傳播到F2。比較器A1比較S1和F1處的兩個上升沿，而比較器B2比較S2和F2處的兩個下降沿。當(dāng)起始信號分別傳播到S23和S24時，A1和B2將復(fù)位。圖4（b）顯示了差分環(huán)第二圈的操作。與第一圈的操作類似，不同的是在第二圈中，起始信號和結(jié)束信號的下降沿進(jìn)入到兩個與非門。

圖4 判斷單元組合示意圖(a)TDC第一圈操作，(b)TDC第二圈操作Fig.4 Diagram of judgment unit combination(a)TDC first loop operation,(b)TDC second loop operation

當(dāng)兩個信號都進(jìn)入差分環(huán)后，慢環(huán)和快環(huán)的輸入都設(shè)置為邏輯“1”，直到結(jié)束信號趕上起始信號。

2.3 數(shù)據(jù)處理及分析

延遲總量由三個元素組成，粗計(jì)數(shù)器值Nc、精細(xì)計(jì)數(shù)器值Nf和溫度計(jì)代碼TH，如圖5的時序圖所示。在結(jié)束信號進(jìn)入到差分環(huán)TDC之前，只有起始信號沿著慢環(huán)傳輸，此時的差分環(huán)TDC在其粗測量模式下工作，時間間隔的差值為50Ts，這種粗插值模式提高了功率和面積效率，使測量時間更加方便。一旦結(jié)束信號進(jìn)入環(huán)，差分環(huán)TDC將使用差分原理自動切換到其精細(xì)測量模式，在該模式下，TDC以精細(xì)分辨率對被測時間間隔的剩余部分進(jìn)行插值，直到結(jié)束信號趕上起始信號。由于溫度計(jì)碼的位計(jì)數(shù)有限，計(jì)數(shù)器用于輔助計(jì)算精細(xì)插值的數(shù)量。因此差分環(huán)TDC的最終輸出代碼，即測量的時間間隔T如式（2）所示：

圖5 差分環(huán)TDC時序圖Fig.5 Sequence diagram of differential ring TDC

其中：TDC分辨率由R=Ts-Tf給出，測量范圍為0～T。

3 關(guān)鍵模塊電路實(shí)現(xiàn)

3.1 比較器的實(shí)現(xiàn)

圖6為差分環(huán)TDC的比較器示意圖，其采用了對稱拓?fù)浣Y(jié)構(gòu)，使比較器對外部因素變化的敏感度降低。兩個比較器分別由上升沿和下降沿觸發(fā)，且均由一對邊緣檢測器、兩組復(fù)位電路和一個核心比較器組成。在慢環(huán)中的起始信號傳輸期間，每隔一圈Rst_i信號會重置比較器。在開始新的測量之前，來自控制邏輯的Rst_e信號將重置所有比較器。兩個比較器中的邊緣檢測器都輸出一個窄的負(fù)脈沖來設(shè)置比較器，繼而釋放對重置信號的控制。當(dāng)慢環(huán)中的信號首先到達(dá)Si時，比較器輸出“0”，即結(jié)束信號尚未趕上起始信號。當(dāng)快環(huán)中的信號首先到達(dá)時，比較器輸出“1”，表示結(jié)束信號趕上起始信號。系統(tǒng)會檢測到比較器輸出處從0到1的第一次轉(zhuǎn)換，并用于鎖存精細(xì)計(jì)數(shù)器。

圖6 比較器結(jié)構(gòu)圖(a)上升沿比較器，(b)下降沿比較器Fig.6 Structure diagram of arbiter(a)Rise edge arbiter,(b)Falling edge arbiter

本文TDC芯片為單輸入通道，輸入信號的類型為TTL（上升沿有效）。比較器的輸入輸出延遲對TDC至關(guān)重要，該延遲依賴于兩個輸入信號之間的時間間隔。當(dāng)時間間隔小于1 ps時，比較器延遲急劇增加。

在每次比較開始之前，都需要重置比較器。復(fù)位信號來自慢環(huán)中延遲單元的輸出，比當(dāng)前的慢環(huán)早三級，需要比較器在慢環(huán)的半個周期內(nèi)進(jìn)行比較，并在另外半個周期內(nèi)重置。邊緣檢測器將比較器A與比較器B區(qū)分開來。圖7顯示了比較器A的工作周期，半個周期的時間為25Ts，其中“1”區(qū)域和“0”區(qū)域的時間分別為3Ts和22Ts。前半個周期是就緒周期，其中比較器準(zhǔn)備接收輸入信號并判斷它們的到達(dá)時序。后半個周期是重置周期，其中比較器重置為零，輸入信號也被屏蔽。如圖7所示，當(dāng)Fi的上升沿出現(xiàn)在“0”區(qū)域時，比較器將輸出0，當(dāng)Fi的上升沿出現(xiàn)在“1”區(qū)域時，比較器將輸出1。在兩個環(huán)中，結(jié)束信號追趕起始信號的過程可視為Fi的邊沿接近并超過Si邊沿的過程。

圖7 比較器A的運(yùn)行周期Fig.7 Operating cycle of arbiter A

3.2 校正電路的實(shí)現(xiàn)

如圖8所示，當(dāng)結(jié)束信號在其第一圈的傳輸期間出現(xiàn)在“1”區(qū)域時，B1處會發(fā)生異常的“01”轉(zhuǎn)變。正常情況下，比較器B1應(yīng)該對邊沿c與邊沿a進(jìn)行比較。信號傳輸發(fā)生異常時，邊沿c將與F1的下一個下降邊沿b進(jìn)行比較。在結(jié)束信號沿著快環(huán)傳輸之前，比較器A25和B24均被設(shè)置為“0”，此時溫度計(jì)碼的最低有效位將錯誤檢測到“001”轉(zhuǎn)換，差分環(huán)TDC會錯誤地判斷結(jié)束信號已經(jīng)趕上起始信號，因此需要正確的錯誤檢測和校正電路。該校正電路會屏蔽這種錯誤的“001”檢測信號，并保持結(jié)束信號的邊沿c繼續(xù)追趕邊沿a，直至下一次追趕發(fā)生。延遲的結(jié)束信號將在輸入快環(huán)后立即采樣比較器B24、A25以及B1的狀態(tài)。如果檢測到錯誤的“001”代碼，校正電路會將溫度計(jì)中的寄存器組重置為二進(jìn)制編碼器，該復(fù)位信號將保持有效，直到圖8中的邊沿c進(jìn)入比較器的復(fù)位區(qū)域。由于比較器B24、A25以及B1的“001”狀態(tài)由結(jié)束信號采樣，因此校正電路正常工作，當(dāng)輸入時間間隔非常小時，可以對校正電路進(jìn)行修改，通過使用小相位誤差檢測（Small Phase Error Detector，SPED）來禁用寄存器組的復(fù)位。

圖8 比較器B的意外“01”轉(zhuǎn)換Fig.8 Unexpected"01"conversion of arbiter B

3.3 溫度計(jì)到二進(jìn)制編碼器

溫度計(jì)到二進(jìn)制編碼器由寄存器組、氣泡校正、“01”檢測電路和二進(jìn)制編碼器組成。兩個比較器鏈的輸出被組合成一個50位的溫度計(jì)碼，并將其轉(zhuǎn)換為6位二進(jìn)制碼。溫度計(jì)碼中的第一個“01”轉(zhuǎn)換將由“01”檢測電路檢測，但是在比較器輸出的下降沿中有很多假“01”轉(zhuǎn)換，如圖9所示。這種情況需要從差分環(huán)TDC的輸出中將其移除，因此本文設(shè)計(jì)的寄存器組將比較器輸出的下降沿過濾掉，從而消除溫度計(jì)碼中的假“01”轉(zhuǎn)換。追趕完成后，當(dāng)差分環(huán)的兩個外部輸入重置為“0”時，兩個環(huán)就停止工作。

圖9 時序圖顯示寄存器組在下降邊緣過濾掉假“01”(a)假“01”時序圖，(b)過濾假“01”后的時序圖Fig.9 The sequence diagram shows that the register group filters out the false"01"at the falling edge(a)Fake"01"sequence diagram,(b)Sequence diagram after filtering fake"01"

3.4 粗細(xì)計(jì)數(shù)電路設(shè)計(jì)

SPED由兩個比較器組成，兩個比較器交叉輸入結(jié)束信號和S25，如果兩個輸入信號之間的時間間隔小于tw，則輸出“1”。圖10為小相位誤差檢測器的時序圖，其中Si1、Fi2和Si2、Fi1被反向復(fù)制，S25和結(jié)束信號的延遲分別為tw。當(dāng)Fi1出現(xiàn)在B1的“1”區(qū)域時，B1輸出為“1”；當(dāng)Fi2出現(xiàn)在B2的“1”區(qū)域時，B2輸出為“1”；當(dāng)結(jié)束信號出現(xiàn)在S25的小范圍內(nèi)時，Y被設(shè)置為“1”。

圖10 B1(a)和B2(b)的時序圖Fig.10 Sequence diagram of B1(a)and B2(b)

計(jì)數(shù)器Nc和Nf由差分環(huán)中的S25觸發(fā)，由于差分環(huán)到溫度計(jì)-二進(jìn)制編碼器和差分環(huán)到兩個計(jì)數(shù)器之間的傳播延遲差，以及S25到粗計(jì)數(shù)器Nc和結(jié)束信號到Nc之間的延遲差，都可能會出現(xiàn)代碼丟失的現(xiàn)象，這些延遲差隨輸入時間間隔而變化，不容易進(jìn)行匹配，因此兩組計(jì)數(shù)器Nc和Nf就用于解決代碼丟失的問題。在計(jì)數(shù)器中，Nceven和Ncodd用于計(jì)算起始信號在結(jié)束信號進(jìn)入差分環(huán)之前傳輸?shù)钠媾既?shù)。當(dāng)結(jié)束信號沒有超過S25時，SPED將選擇Nceven，否則Ncodd減去B1將是Nc的結(jié)果；當(dāng)結(jié)束信號領(lǐng)先S25一小段時間間隔且Ncodd比Nc大“1”時，B1設(shè)置為“1”。同時，在奇數(shù)圈追趕時，Nfeven將被選中，否則Ncodd減去“1”將是Nf的輸出。

4 仿真分析

芯片整體版圖如圖11所示，該版圖由Synopsis IC Compiler制作完成，主要由差分延遲環(huán)TDC模塊、250 MHz時鐘的鎖相環(huán)（Phase Locked Loop，PLL）電路模塊、計(jì)數(shù)器模塊、溫度計(jì)解碼器以及控制模塊構(gòu)成。其中差分延遲環(huán)TDC模塊又可細(xì)化為延遲環(huán)模塊、溫度計(jì)碼生成模塊以及粗計(jì)數(shù)與細(xì)計(jì)數(shù)生成模塊三個部分。芯片實(shí)體如圖12所示，該TDC芯片采用0.18 μm SMIC系列工藝制造［17-18］，時鐘輸入為25 MHz，芯片死時間為11.77 ns，動態(tài)范圍為0～210 μs，整個芯片的版圖面積為1.35 mm×1.35 mm，芯片在1.8 V電源下進(jìn)行工作。

圖11 芯片版圖Fig.11 Chip layout

圖12 TDC芯片圖Fig.12 TDC chip diagram

TDC芯片在1.8 V工作電壓、25℃工作溫度的基礎(chǔ)器件庫下進(jìn)行工作。器件庫的部分參數(shù)為：時間單位1 ns、電流單元位1 ms、功率單位1 μW、負(fù)載電容單位1 pf、輸入信號變化的界定為50%、輸出信號變化的界定為50%。在信號的上升與下降過程中，有效高電平的閾值設(shè)置為基準(zhǔn)電壓的70%，有效低電平的閾值設(shè)置為基準(zhǔn)電壓的30%。默認(rèn)引腳的負(fù)載電容為0.004 pf，默認(rèn)最大傳輸延時為2.49 ns，默認(rèn)器件扇出為1。圖13為差分延遲環(huán)的校準(zhǔn)結(jié)果曲線圖。本文TDC共有50個延遲單元，對差分延遲環(huán)的時延進(jìn)行帶寄生參數(shù)的后仿真，50 Bin對應(yīng)的總延遲時間為893 ps，平均每Bin約為17 ps，即時間分辨率為17 ps。圖14顯示了TDC的時間精度，對時間間隔差值為260 ps的信號進(jìn)行了100 000次測試，結(jié)果表明時間精度為8.5 ps（Root Mean Square，RMS）。圖15與圖16為實(shí)際測量中多組實(shí)驗(yàn)數(shù)據(jù)的真實(shí)時間差值與實(shí)驗(yàn)時間差值的折線對比圖。圖15為局部時間差值對比圖，圖中包含20組有效數(shù)據(jù)，時間測量間隔為10 ps。圖16為總體時間差值對比圖，同樣為20組有效數(shù)據(jù)，時間測量間隔為500 ps。由此可得TDC芯片的線性度良好，符合本設(shè)計(jì)的預(yù)期結(jié)果。

圖13 延遲環(huán)校正曲線Fig.13 Calibration curve of delay ring

圖14 TDC時間精度Fig.14 Time accuracy of TDC

圖15 局部時間差值對比Fig.15 Comparison of local time difference

圖16 總體時間差值對比Fig.16 Comparison of overall time difference

對每個設(shè)置的延遲時間進(jìn)行2 000次測試，統(tǒng)計(jì)TDC讀數(shù)，按照TDC每個讀數(shù)為一個時間Bin寬，得到統(tǒng)計(jì)結(jié)果如圖17所示。圖18、19分別為延時單元的微分非線性（Differential Nonlinearity，DNL）與積分非線性（Integral Nonlinearity，INL）測試結(jié)果。DNL代表延時單元理論時間間隔與實(shí)驗(yàn)時間間隔的偏移值。INL則相當(dāng)于DNL的累積效應(yīng)。DNL代表延時單元的一致性，DNL越小，延時單元的延時時間就越均勻。由圖18、19可知，TDC的DNL在［-0.4，0.5］LSB之間，INL在［-1，0.4］LSB之間。

圖17 TDC各延遲單元的計(jì)數(shù)Fig.17 Counts of each TDC delay bin

圖18 DNL測試結(jié)果Fig.18 DNL test results

通過對比不同設(shè)計(jì)TDC芯片的工藝、面積以及分辨率等，如表1所示，本文設(shè)計(jì)的TDC芯片可以更好地應(yīng)用于高精度時間測量的高能物理實(shí)驗(yàn)中。

表1 不同設(shè)計(jì)的TDC芯片對比Table 1 Comparison of TDC chips with different designs

圖19 INL測試結(jié)果Fig.19 INL test results

5 結(jié)語

本文基于高能物理實(shí)驗(yàn)對高精度時間測量的時間數(shù)字轉(zhuǎn)換器的需求，在經(jīng)典差分延遲鏈的基礎(chǔ)上，提出了一種差分延遲環(huán)TDC結(jié)構(gòu)，該結(jié)構(gòu)將差分延遲鏈中一個個小的差分延遲單元放置在環(huán)形結(jié)構(gòu)中，使得差分延遲鏈上的每個差分延遲單元可以得到重復(fù)利用，從而能夠測量出更大的時間間隔。在環(huán)形結(jié)構(gòu)中重復(fù)使用的每個差分延遲單元都能以小面積和低功耗的效率實(shí)現(xiàn)高分辨率和大動態(tài)范圍，提出的差分環(huán)TDC動態(tài)范圍為0～210 μs，分辨率為17 ps，精度可達(dá)8.5 ps（RMS）。該TDC芯片采用0.18 μm SMIC工藝實(shí)現(xiàn)，版圖面積為1.35 mm×1.35 mm，芯片在1.8 V電源下進(jìn)行工作，工作頻率為250 MHz。綜上所述，本文設(shè)計(jì)的TDC芯片可以更好地應(yīng)用于高精度時間測量的高能物理實(shí)驗(yàn)中。

作者貢獻(xiàn)聲明馬毅超：負(fù)責(zé)研究的提出及經(jīng)費(fèi)支持；王亮懿：負(fù)責(zé)文章起草及最終版本修訂；滕海云：負(fù)責(zé)文章審閱；蔣俊國：負(fù)責(zé)數(shù)據(jù)分析及技術(shù)支持。