晏 穎，張 睿

（1.上海華力集成電路制造有限公司，上海 201316；2.浙江大學(xué)微納電子學(xué)院，杭州 310014）

1 引言

電編程熔絲（eFuse）技術(shù)的核心是熔絲的受控變化[1]。熔絲電阻值是eFuse的基本參數(shù)之一。當(dāng)eFuse出現(xiàn)可靠性問題或?qū)π酒M(jìn)行失效分析時(shí)，熔絲的電阻值的變化情況是重要的參考手段和主要分析依據(jù)[2]。目前，熔絲電阻值的常規(guī)測(cè)量是在晶圓上以晶圓測(cè)試或芯片探測(cè)（CP）方式自動(dòng)完成的[3]，即通過探針臺(tái)以扎針方式對(duì)以測(cè)試單元形式布局的熔絲進(jìn)行批量測(cè)試。測(cè)試單元需要設(shè)置探針墊（PAD），每個(gè)單元中設(shè)置的熔絲數(shù)目有限（一般只設(shè)置1根熔絲）。這種方式很難用于測(cè)量eFuse中的熔絲電阻，因?yàn)閑Fuse中的熔絲是以單元陣列的形式布局在內(nèi)部，沒有空間為每根熔絲設(shè)置探針墊，熔絲無法通過CP方式自動(dòng)測(cè)量。如果采用手動(dòng)方式對(duì)熔絲兩端直接扎針測(cè)量，將無法保證每次操作的準(zhǔn)確度和一致性，況且eFuse熔絲數(shù)目很大，手動(dòng)測(cè)量的效率很低。

本研究的目標(biāo)是探索1種針對(duì)eFuse熔絲電阻值的測(cè)量方法，設(shè)計(jì)了2種采用5端口法的測(cè)試單元用以測(cè)量eFuse單元的熔絲電阻值和編程控制管的特性參數(shù)，并應(yīng)用于后續(xù)通過測(cè)試芯片測(cè)量熔絲電阻值的設(shè)計(jì)方案。其難點(diǎn)在于被測(cè)熔絲處于eFuse內(nèi)部的單元陣列中，以及消除器件上的漏電流會(huì)給測(cè)量值帶來誤差。為此，本文設(shè)計(jì)了2種基于測(cè)試芯片的測(cè)量方法，通過先間接測(cè)量熔絲編程通路的電阻值，輔以消除器件的漏電流的影響，再準(zhǔn)確推算出熔絲電阻值，特別提出了1種在常規(guī)eFuse中增加專門用于熔絲電阻測(cè)量電路的設(shè)計(jì)方案，以進(jìn)一步提高工作效率和測(cè)量數(shù)據(jù)的準(zhǔn)確性。

2 eFuse單元與熔絲

針對(duì)eFuse中熔絲電阻值的測(cè)量方法，需要了解eFuse單元和熔絲、熔絲電阻特性之間的關(guān)系。eFuse單元是eFuse模塊中用來存儲(chǔ)信息的基本單位，每個(gè)單元存儲(chǔ)1個(gè)位（bit）信息。在電路結(jié)構(gòu)上，eFuse單元由1根熔絲以及1個(gè)或2個(gè)編程控制管（MN）或讀寫控制管構(gòu)成（稱1T1R和2T1R）[4-5]，eFuse單元的2種電路結(jié)構(gòu)如圖1所示。其中，熔絲是存儲(chǔ)邏輯信息的物理介質(zhì)，熔絲電阻值的大小代表eFuse單元存儲(chǔ)的不同的邏輯值，大阻值表示邏輯值“1”，小阻值表示邏輯值“0”。在圖1所示的eFuse單元的電路結(jié)構(gòu)中，編程控制管用于控制熔絲的編程電流和讀取電流的狀態(tài)及大小。

本研究涉及的eFuse單元均采用1個(gè)熔絲和1個(gè)MN的1T1R結(jié)構(gòu)，主要研究對(duì)象是熔絲在編程前后的電阻值及其測(cè)量方法。熔絲在編程前的電阻值（也稱初始電阻值）是指當(dāng)eFuse處于晶圓流片完成階段時(shí)，其內(nèi)部存儲(chǔ)單元中熔絲的實(shí)際電阻值。該參數(shù)由半導(dǎo)體的生產(chǎn)工藝制程和熔絲材質(zhì)的物理特性、熔絲的形狀和尺寸等因素決定。在不同的芯片制造廠家和工藝制程下，不同材質(zhì)的熔絲的初始電阻值存在較大差別，采用多晶硅材質(zhì)的熔絲電阻值為100～300 Ω，而金屬材質(zhì)的熔絲電阻值則為10～30 Ω[6-7]。具體到某廠家、某工藝的不同批次的eFuse中，熔絲的電阻值之間還存在10%左右的偏差。

圖1 eFuse單元的2種電路結(jié)構(gòu)[4-5]

熔絲的編程后電阻值是指eFuse完成編程操作時(shí)，其存儲(chǔ)單元中的熔絲發(fā)生電遷移或熔斷現(xiàn)象后的電阻值。熔絲的編程后電阻值存在極大的變化范圍，從幾十千歐到幾百兆歐[8]，這是由電遷移或熔斷過程中存在的各種不確定性因素綜合導(dǎo)致的。按照熔絲電阻值與eFuse存儲(chǔ)的邏輯值之間的對(duì)應(yīng)關(guān)系，以熔絲的初始電阻值對(duì)應(yīng)邏輯值“0”，如果編程后的電阻值大于5 kΩ，存儲(chǔ)信息即從邏輯值“0”變?yōu)檫壿嬛怠?”，表明eFuse的編程操作是成功的。在實(shí)際應(yīng)用中，熔絲正常編程后的電阻值一般都在100 kΩ以上[8]。

3 通過測(cè)試單元測(cè)量熔絲電阻值

在半導(dǎo)體工藝研發(fā)過程中，基礎(chǔ)器件是以測(cè)試單元形式進(jìn)行版圖布局和晶圓流片的，器件的參數(shù)特性和數(shù)據(jù)采集是每枚晶圓上的測(cè)試單元通過CP測(cè)試完成的。對(duì)于eFuse的熔絲器件也是如此，熔絲的電阻特性參數(shù)是以晶圓CP測(cè)試方式，通過探針卡對(duì)測(cè)試單元中的熔絲扎針進(jìn)行直接測(cè)量采集的。本研究設(shè)計(jì)了2種采用5端口法的eFuse測(cè)試單元，通過這2種測(cè)試單元分別測(cè)量eFuse單元中熔絲的電阻值以及編程控制管的特性參數(shù)。

3.1 測(cè)試單元一

測(cè)試單元一采用5端口法設(shè)計(jì)，在每個(gè)端口設(shè)置對(duì)應(yīng)的PAD。測(cè)試單元的端口布局和電路的對(duì)照如圖2所示，以方框表示的PAD分別用1～5標(biāo)識(shí)，它們?cè)陔娐分械奈恢梅謩e用節(jié)點(diǎn)數(shù)1～5標(biāo)識(shí)，被測(cè)eFuse單元采用1T1R的電路結(jié)構(gòu)。

圖2 測(cè)試單元一的電路和端口布局

在測(cè)試單元布局中，熔絲布置在PAD2和PAD3之間，PAD3和PAD4之間是NMOS編程控制管，其柵極、漏極和源極分別連接PAD1、PAD3和PAD4，背壓端連接PAD5。通過測(cè)試單元一測(cè)得的特性參數(shù)、測(cè)試設(shè)置和測(cè)試方案如下。

（1）熔絲的電阻值Rfuse：測(cè)量PAD2和PAD3之間的電阻值，使PAD1、PAD4、PAD5浮空，在PAD2和PAD3之間設(shè)置0.1 V的電壓差，測(cè)量PAD2的電流值，再通過歐姆定律換算得到熔絲電阻值。

（2）單元等效電阻：測(cè)量PAD2和PAD4之間的電阻值，在PAD1上設(shè)置電壓VDD，在PAD4和PAD5上設(shè)置地電位，在PAD2上施加0.2 V～VDD的掃描電壓，記錄PAD2的電流值，獲得I-V曲線，再通過歐姆定律推算得到eFuse單元的等效電阻值。

（3）編程控制管的漏電參數(shù)Ioff：測(cè)量PAD3和PAD4之間的電流值，在PAD1、PAD4、PAD5上設(shè)置地電位，在PAD3上施加0.2 V～VDD的掃描電壓，記錄PAD3的電流值，得到編程控制管的漏電特性I-V曲線。

（4）編程控制管的等效電阻值Ronn：測(cè)量PAD3和PAD4之間的電流值，在PAD1上施加工作電壓VDD，在PAD4和PAD5上設(shè)置地電位，在PAD3上施加從0.2 V開始增加的掃描電壓，記錄PAD3的電流值，獲得I-V曲線，再通過歐姆定律推算出編程控制管的等效電阻值。

3.2 測(cè)試單元二

測(cè)試單元二也采用5端口設(shè)計(jì)，在每個(gè)端口設(shè)置對(duì)應(yīng)的PAD，eFuse單元采用1T1R的電路結(jié)構(gòu)。測(cè)試單元的端口布局和電路如圖3所示，其中，以方框表示的PAD分別用1～5標(biāo)識(shí)，它們?cè)陔娐分械奈恢梅謩e用節(jié)點(diǎn)數(shù)1～5表示。

圖3 測(cè)試單元二的電路和端口布局

測(cè)試單元二在熔絲端串聯(lián)了1個(gè)PMOS電源控制管MP，構(gòu)成了從節(jié)點(diǎn)1到節(jié)點(diǎn)4的eFuse編程通路結(jié)構(gòu)。PAD1和PAD2之間是PMOS電源控制管MP，將熔絲布置在PAD2和PAD3之間，PAD3和PAD4之間是NMOS編程控制管MN，編程控制管MN的柵極、漏極和源極分別連接PAD5、PAD3和PAD4，背壓端連接PAD4。電源控制管MP的柵極、漏極和源極分別連接PAD5、PAD2和PAD1，背壓端連接PAD5。通過測(cè)試單元二測(cè)得的特性參數(shù)、測(cè)試設(shè)置和測(cè)試方案如下。

（1）熔絲的電阻值Rfuse：測(cè)量PAD2和PAD3之間的電阻值，使PAD1浮空，在PAD2上設(shè)置電壓0.1 V，在PAD3和PAD4上設(shè)置地電位，在PAD5上設(shè)置電壓VDD，測(cè)量PAD2的電流值，通過歐姆定律換算出熔絲的電阻值。

（2）單元等效電阻：測(cè)量PAD2和PAD4之間的電阻值，使PAD1浮空，在PAD5上設(shè)置電壓VDD，在PAD4上設(shè)置地電位，在PAD2上施加0.2 V～VDD的掃描電壓，記錄PAD2的電流值，通過歐姆定律獲得eFuse單元的等效電阻值。

（3）編程控制管的等效電阻Ronn：測(cè)量PAD3和PAD4之間的電流，使PAD1浮空，在PAD5上設(shè)置VDD，在PAD4上設(shè)置地電位，在PAD3上施加0.2 V～VDD的掃描電壓，記錄PAD3的電流值，通過歐姆定律推算出編程控制管的等效電阻。

（4）電源控制管的等效電阻Ronp：測(cè)量PAD1和PAD2之間的電流和PAD2的電壓，在PAD5上設(shè)置電壓VDD，在PAD4上設(shè)置地電位，在PAD1處施加0.2 V～VDD的掃描電壓，記錄PAD1的電流值和PAD2電壓值，通過歐姆定律推算出電源控制管的等效電阻值。

（5）編程通路I-V曲線：測(cè)量PAD1和PAD4之間的電阻值和PAD2、PAD3的電壓值，在PAD5上設(shè)置電壓VDD，在PAD4上設(shè)置地電位，在PAD1上施加0.2 V～VDD的掃描電壓，記錄PAD1的電流值，獲得編程通路I-V曲線。

3.3 熔絲的熔斷操作

針對(duì)測(cè)試單元一和測(cè)試單元二中熔絲的熔斷操作是不同的，需要在相應(yīng)的PAD上設(shè)置正確的電壓、上電順序和合適的熔斷時(shí)間，并記錄工作過程中的電壓和電流參數(shù)變化。具體熔絲熔斷流程如下。

測(cè)試單元一的熔絲熔斷流程為在PAD1和PAD2上施加編程電壓VDDQ，在PAD4和PAD5上接地電位。上電順序?yàn)镻AD5→PAD4→PAD1→PAD2，記錄PAD2的電壓和電流變化曲線。

測(cè)試單元二的熔絲熔斷流程為在PAD1和PAD5上施加編程電壓VDDQ，在PAD4上接地電位。上電順序?yàn)镻AD4→PAD5→PAD1，記錄PAD1的電流變化和PAD1、PAD2的電壓變化曲線。

測(cè)量獲得的數(shù)據(jù)記錄曲線提供了分析熔絲熔斷過程的基本信息，可以輔助判斷熔絲是否發(fā)生熔斷現(xiàn)象以及發(fā)生熔斷現(xiàn)象的電壓和電流條件。

3.4 熔斷后電阻值測(cè)量

為了測(cè)量測(cè)試單元一、二中熔絲熔斷后的電阻值，需要在各自的PAD上分別進(jìn)行相應(yīng)設(shè)置。需要注意的是，測(cè)量熔斷后電阻值和測(cè)量初始電阻值的方法不同，因?yàn)樵跍y(cè)量初始電阻值時(shí)，由于熔絲的電阻值較小，如果測(cè)量電流過大，可能導(dǎo)致熔絲發(fā)生電遷移甚至被意外編程，測(cè)得的電阻值會(huì)出現(xiàn)較大偏差，所以在測(cè)量熔絲的初始電阻值時(shí)要設(shè)置較小的測(cè)量電壓。而熔絲在熔斷后的電阻值都較大，測(cè)量時(shí)可以采用較大的測(cè)量電壓以提高測(cè)量的精確度。

測(cè)試單元一設(shè)置：使PAD1、PAD4、PAD5浮空，在PAD2和PAD3的之間設(shè)置較大的電壓差（0.9 V以上），測(cè)量PAD2的電流值，通過歐姆定律換算得到熔絲的熔斷后電阻值。

測(cè)試單元二設(shè)置：使PAD1浮空，在PAD5上設(shè)置VDD，在PAD3和PAD4上設(shè)置地電位，在PAD2上設(shè)置較大電壓（0.9 V以上），測(cè)量PAD2的電流值，通過歐姆定律換算得到熔絲的熔斷后電阻值。

4 通過測(cè)試芯片測(cè)量熔絲電阻值

第2～3節(jié)分別介紹了eFuse單元以及通過測(cè)試單元來測(cè)量熔絲相關(guān)參數(shù)的方法。在實(shí)際應(yīng)用中的eFuse不是指eFuse單元，而是指1種具有數(shù)據(jù)存儲(chǔ)功能的模塊，不僅具有由eFuse單元構(gòu)成的存儲(chǔ)單元陣列，還包含具有控制、讀取和編程、輸入輸出等功能的電路。eFuse不是以獨(dú)立芯片而是以功能模塊的形式嵌入其他芯片進(jìn)行工作，因此eFuse并沒有配置帶抗靜電保護(hù)功能的I/O端口，其自身不具備獨(dú)立測(cè)試的能力。eFuse的測(cè)試需要以測(cè)試芯片的方式完成。所謂的測(cè)試芯片是指專門為測(cè)試某個(gè)功能模塊而臨時(shí)搭建的芯片，它把被測(cè)功能模塊的地址、控制和數(shù)據(jù)等輸入輸出信號(hào)和電源線連接到具有抗靜電功能的芯片端口上，使得功能模塊具備測(cè)試條件。測(cè)試完成后，測(cè)試芯片不隨eFuse一起嵌入到最終芯片中。1種用于eFuse的測(cè)試芯片結(jié)構(gòu)如圖4所示。

圖4 1種用于eFuse的測(cè)試芯片結(jié)構(gòu)

本研究的目的是探索1種測(cè)量eFuse中熔絲電阻值的有效方法。盡管測(cè)試單元可用來測(cè)量eFuse單元中的熔絲電阻值，但eFuse單元只是eFuse的1個(gè)基本存儲(chǔ)單位，由于eFuse存儲(chǔ)單元陣列中的熔絲數(shù)目巨大以及布局空間受限，其熔絲的電阻值測(cè)量無法采用測(cè)試單元的方式，只能通過構(gòu)建專門測(cè)試芯片的方式來測(cè)量。但是被測(cè)熔絲都位于eFuse內(nèi)部的單元陣列中，如何建立不受干擾的測(cè)量通道是1個(gè)挑戰(zhàn)。為了解決這個(gè)問題，本研究提出了2種通過測(cè)試芯片以間接方式測(cè)量eFuse熔絲電阻值的方案：差分抵消法和分步抵消法。下面從測(cè)量原理分析開始，對(duì)2種測(cè)量方案的推導(dǎo)過程、流程和具體方法分別進(jìn)行說明。

4.1 測(cè)量原理

作為1種存儲(chǔ)功能模塊，eFuse具備多種工作模式。它在編程模式下對(duì)具體的存儲(chǔ)單元執(zhí)行編程操作。單元編程操作的實(shí)質(zhì)是建立1個(gè)特定的電流編程通路，通過大電流熔斷位于該通路上的單個(gè)熔絲。這種通路機(jī)制給人啟發(fā)，即在特定電壓下通過測(cè)量編程通路的電流可以獲得通路的電阻值，或者說測(cè)出某個(gè)熔絲所在通路的總電阻值。圖5為在不考慮漏電時(shí)eFuse單元陣列中的電流流過編程通路的示意圖，測(cè)量電流Im流過了通路中PMOS電流控制管P1、熔絲和NMOS編程控制管N1到地，因此通路電阻值是熔絲的編程后電阻值和2個(gè)MOS管等效電阻值之和。由于2個(gè)MOS管都處于開啟狀態(tài)，相對(duì)于熔絲的編程后電阻值，管子的等效電阻可以忽略不計(jì)，因此編程通路的電阻值和熔絲熔斷后的電阻值是很接近的。圖中BL為位線，WL為字線。本研究中的電流分析過程都基于m行n列的eFuse單元陣列進(jìn)行。

圖5 eFuse單元陣列中的電流流過編程通路示意圖

然而，在實(shí)測(cè)到的通路電流中除了流過熔絲的電流，還包含漏電電流（通路上所有關(guān)斷器件的漏電電流總和）。熔絲在編程后的電阻值極大（可達(dá)幾十兆歐以上），使得流過熔絲的電流值非常小，以至于漏電電流甚至可以達(dá)到與熔絲電流相同的級(jí)別，這意味著在通路電流的實(shí)測(cè)值中漏電電流的占比會(huì)明顯增加。如果直接將電流實(shí)測(cè)值通過歐姆定律換算成熔絲電阻值，結(jié)果會(huì)出現(xiàn)很大誤差。因此，采用測(cè)量通路電流再換算出熔絲電阻的方式必須考慮漏電電流對(duì)熔絲電流值的影響，本研究先從編程通路的測(cè)量電流Im的電流構(gòu)成進(jìn)行分析，eFuse單元陣列中1個(gè)編程通路的測(cè)量電流的構(gòu)成如圖6所示。

圖6 eFuse單元陣列中1個(gè)編程通路的測(cè)量電流的構(gòu)成

圖6中虛線表示漏電電流。測(cè)量電流Im由3部分組成：流過熔絲的電流Ifuse、PMOS管的總漏電流IPleak和BL的總漏電流IBLeak。

圖6中編程通路的測(cè)量電流Im為：

其中，Ip是已開啟PMOS管P1的電流，Ipleak是未開啟PMOS管P2～Pn的漏電電流（假設(shè)每個(gè)管子相同）。

其中，Inleak是單個(gè)未開啟NMOS管（N2～Nm）的漏電電流（假設(shè)每個(gè)管子相同），Ileaks是BL的由SA控制的NMOS管NS的漏電電流。由式（1）和式（2）可得式（3），

用IPleak描述所有未開啟PMOS管P2～Pn的總漏電電流：

用IBLeak描述BL搭載的未開啟NMOS管和SA控制管NS漏電電流之和：

式（3）可用式（6）描述：

可以看出，編程通路的測(cè)量電流Im不僅包含熔絲電流Ifuse，還有漏電電流（IBLeak和IPleak）。因此，在測(cè)量eFuse的熔絲電阻值時(shí)，必須從測(cè)量電流中剔除漏電電流，獲得準(zhǔn)確的熔絲電流后，再結(jié)合測(cè)量電壓，按照歐姆定律推導(dǎo)出熔絲的電阻值。

4.2 差分抵消法

為了獲得準(zhǔn)確的熔絲電阻值，本研究基于4.1節(jié)所述的測(cè)量原理提出了1種差分抵消法。在假設(shè)漏電電流不發(fā)生明顯變化的前提下，這種測(cè)量方法利用差分原理，通過抵消每次測(cè)量電流中的漏電電流部分，消除了漏電電流對(duì)熔絲電流測(cè)量值的干擾。具體測(cè)量方法是采用和圖6相同的設(shè)置方式，通過對(duì)測(cè)量端口（VDDQ）電壓VDDQ進(jìn)行掃描，并同時(shí)進(jìn)行電流值測(cè)量，生成對(duì)應(yīng)的電壓-電流曲線，曲線斜率（即電壓差值和電流差值之比）就是編程通路的電阻值Rtotal，具體推導(dǎo)過程如下。

VDDQ的電壓從V1掃描到Vn，測(cè)量得到電流I1到In，根據(jù)式（6）可得：

根據(jù)式（9）和（10）可得：

其中，△Vn是2次測(cè)量中的測(cè)量電壓之差，△In是2次測(cè)量中的測(cè)量電流之差。

根據(jù)式（13）可知，通過多次測(cè)量電流值和電壓值可以推導(dǎo)出編程電流通路的電阻值Rtotal。從圖5所示的編程電流通路中各器件的串聯(lián)關(guān)系可知，該電阻值由3部分組成，即熔絲電阻Rfuse、電源控制管P1的等效電阻Ronp和編程控制管N1的等效電阻Ronn：

由式（13）和（14）推導(dǎo)可得熔絲電阻值Rfuse：

其中，MOS管的等效電阻Ronp和Ronn可由3.1節(jié)和3.2節(jié)中測(cè)試單元一或二直接測(cè)出，2者和熔絲編程后的電阻Rfuse相比可以忽略不計(jì)，因此熔絲的電阻值Rfuse近似于Rtotal，即：

上述推導(dǎo)過程是建立在當(dāng)端口電壓VDDQ改變時(shí)漏電電流變化很小的前提下，但在實(shí)際測(cè)量中當(dāng)VDDQ變化較大時(shí)，相應(yīng)的漏電電流也會(huì)發(fā)生變化。為了獲得準(zhǔn)確的熔絲電流測(cè)量數(shù)據(jù)，測(cè)量過程中VDDQ可以采用較小的變化范圍，具體范圍可參照MOS管工藝器件的漏電參數(shù)進(jìn)行選擇。

4.3 前后抵消法

基于4.1節(jié)所述測(cè)量原理，研究還提出了1種前后抵消法用于熔絲的電阻值測(cè)量。前后抵消法是1種2步式測(cè)量方法，即分別測(cè)量熔絲所在的編程通路在編程前后的電流值，再將2者抵消掉共有的漏電成分后，獲得編程后熔絲的電流值，最后結(jié)合測(cè)量電壓推算熔絲在熔斷后的電阻值Rfuse，具體推導(dǎo)過程如下。

第1步，熔絲處于編程前的狀態(tài)，eFuse在編程模式下工作。按照?qǐng)D6所示的狀態(tài)進(jìn)行測(cè)量，端口電壓VDDQ為測(cè)量電壓（小于編程電壓），測(cè)量端口電流I0可用式（17）表示：

其中，Ip0為熔絲所在BL上的電流值，

I

fuse0是熔絲在初始狀態(tài)下的電流，可在測(cè)試單元二的I-V曲線結(jié)果中獲得。綜合式（17）和（18）可以推出式（19）：

第2步，熔絲處于編程后的狀態(tài)，eFuse在編程模式下工作。按照?qǐng)D6所示的狀態(tài)進(jìn)行測(cè)量，端口電壓VDDQ和第1步相同，參照從式（1）到式（6）的推導(dǎo)過程，可得編程后的測(cè)量電流為：

其中，Ifuse是熔絲在編程后狀態(tài)下的電流。

第3步，綜合式（19）和（20）可以推出式（21）：

由于熔絲編程后的電阻值很大，端口電壓VDDQ幾乎都加載在熔絲2端，所以

因此，通過測(cè)量編程通路在熔絲編程前后的電流I0和I1，在已知端口電壓VDDQ和從測(cè)試單元二的I-V曲線中獲得Ifuse0的條件下，結(jié)合式（23）即可以獲得熔絲編程后的電阻值Rfuse。

本研究提出了2種間接測(cè)量熔絲的編程后電阻值的方法，為保證獲得的熔絲電阻值的精確度，2種方法各有特點(diǎn)。差分抵消法要求知道PMOS和NMOS管的等效電阻值，而前后抵消法要求在熔絲編程前后都進(jìn)行電流測(cè)量，同時(shí)還要獲得熔絲在初始狀態(tài)下的電流值。在這2種電阻測(cè)量方法中，忽略等效電阻值Ronn和Ronp給熔絲的編程后電阻值帶來的偏差影響較小，而忽略熔絲的初始狀態(tài)電流值Ifuse0產(chǎn)生的影響相對(duì)較大。由于熔絲在熔斷后的電流值很小（微安以下）而且對(duì)測(cè)量值的精度要求較高（需要獲得電流差信息），本研究提出的測(cè)量方法在實(shí)際應(yīng)用時(shí)采用CP測(cè)試方式測(cè)試芯片可能會(huì)出現(xiàn)較大偏差（由CP測(cè)試精度特點(diǎn)決定）[9]，而對(duì)測(cè)試芯片采用封裝后測(cè)試方式（FT測(cè)試）測(cè)得的熔絲熔斷后的電阻值更加準(zhǔn)確。

4.4 帶測(cè)試輔助的eFuse

4.1～4 .3節(jié)所述內(nèi)容都是針對(duì)常規(guī)eFuse中熔絲的電阻值測(cè)量，即在eFuse內(nèi)部沒有專門用于熔絲電阻值測(cè)量的電路設(shè)計(jì)。本研究在此基礎(chǔ)上提出了1種全新的工作方向，即在eFuse中增設(shè)專門的測(cè)試模式和電路，輔助測(cè)量熔絲電阻值。其工作原理是通過對(duì)比eFuse在2種工作狀態(tài)下的電流值，將2者中的漏電電流部分抵消。具體方案是在eFuse編程模式中增設(shè)編程-測(cè)試狀態(tài)，增加1路控制信號(hào)TSB，將原有電路的讀使能信號(hào)、字選信號(hào)和控制信號(hào)TSB進(jìn)行邏輯與操作后，再控制2路信號(hào)最初所對(duì)應(yīng)的NMOS管。該方案的具體測(cè)試流程如下。

第1步，eFuse進(jìn)入編程-測(cè)試狀態(tài)，eFuse單元陣列在編程-測(cè)試模式下工作時(shí)的電流示意圖如圖7所示。將TSB設(shè)置為低電平，BL1控制管P1開啟，BL1上的所有NMOS編程控制管N1～Nm關(guān)閉，SA1控制管NS關(guān)閉，其他BL的控制管P2～Pn關(guān)閉，測(cè)量端口VDDQ的電流I1，得到式（24）。

圖7 eFuse單元陣列在編程-測(cè)試模式下

工作時(shí)的電流示意圖

第2步，eFuse進(jìn)入編程狀態(tài)，eFuse單元陣列在編程模式工作時(shí)的電流示意圖如圖8所示。將TSB設(shè)置為高電平，BL1控制管P1開啟，其他BL控制管P2～Pn關(guān)閉，BL1上的1個(gè)NMOS編程控制管N1開啟，其他NMOS編程控制管N2～Nm關(guān)閉，SA1控制管NS關(guān)閉，測(cè)量端口VDDQ的電流I2。

圖8 eFuse單元陣列在編程模式下工作時(shí)的電流示意圖

結(jié)合式（26）和式（29）可以獲得：

其中，Inleak是未開啟編程控制管N1的漏電電流。

第3步，推算出熔絲的電阻值，2次測(cè)量獲得2種狀態(tài)下的I1和I2，編程控制管N1的漏電值Inleak既可以從工藝器件手冊(cè)上獲得，也可以基于測(cè)試單元一直接測(cè)出，通過式（31）得到熔絲電流值Ifuse，并結(jié)合端口電壓VDDQ推算出電阻值Rfuse。

如果忽略編程控制管的漏電電流Inleak，從式（32）可得電阻值Rfuse：

從式（33）可以看出，在eFuse中增加與電阻測(cè)量相關(guān)的輔助電路，可以使得熔絲的電阻測(cè)量更簡(jiǎn)單。和4.2節(jié)中的差分抵消法相比，eFuse只需在相同參數(shù)設(shè)置下測(cè)量2個(gè)工作狀態(tài)的電流值即可，而無需在每次測(cè)量時(shí)修改電壓等參數(shù)設(shè)置。

5 結(jié)論

熔絲電阻值是eFuse的基本參數(shù)，電阻值的大小代表所存儲(chǔ)數(shù)據(jù)的邏輯值。eFuse單元是eFuse中存儲(chǔ)數(shù)據(jù)的基本單位。每個(gè)eFuse單元由熔絲和編程控制管組成。熔絲電阻值和編程控制管特性參數(shù)的測(cè)量是通過對(duì)晶圓上的測(cè)試單元進(jìn)行CP測(cè)試完成的。本研究旨在探索測(cè)量eFuse單元陣列中熔絲電阻值的有效方法，設(shè)計(jì)了2種5端口的測(cè)試單元用以測(cè)量熔絲的電阻值及編程控制管的特性參數(shù)，并應(yīng)用于后續(xù)通過測(cè)試芯片進(jìn)行熔絲電阻值測(cè)量的方案中。為了準(zhǔn)確測(cè)量eFuse單元陣列中熔絲的電阻值，本研究設(shè)計(jì)了2種通過測(cè)量熔絲編程通路的電阻值并消除漏電電流影響后再推算出熔絲電阻值的間接測(cè)量方案，最后提出1種在常規(guī)eFuse中增加輔助測(cè)量電路的設(shè)計(jì)方案，提高了熔絲電阻值測(cè)量的效率及精度。