阮成肖

(江蘇自動化研究所，江蘇 連云港 222061)

0 引言

隨著電子設備的飛速發(fā)展，雷達技術也取得了跨越式發(fā)展，當前的雷達視頻顯示技術已不能滿足人們的需求。特別是對雷達終端顯示的可操作性、分辨率，以及顯示的內容和層次提出了更高的要求[1]。雷達顯示技術主要用來顯示雷達所獲得的目標信息和情報[2]，完成顯示雷達回波、雷達狀態(tài)等信息，是雷達系統(tǒng)的重要組成部分[3]。傳統(tǒng)的雷達顯示技術主要基于結構復雜的專用硬件設備，價格昂貴，移植性差，通用性不夠理想，功能有限且開發(fā)升級周期較長[4]。隨著現(xiàn)代雷達的發(fā)展，如何依據(jù)最新的芯片技術提高雷達顯示性能是雷達顯示的基本要求。本文分析原有雷達顯示技術的不足，針對雷達的A 式顯示，提出了一種基于FPGA 的雷達A 式顯示電路設計，實現(xiàn)對目標回波信號的采集、存儲及實時顯示[5-6]。利用現(xiàn)場可編程芯片龐大的邏輯單元以及越來越豐富的免費IP 核，將雷達A 式顯示的全部功能置于一片F(xiàn)PGA 中[7-8]，完成單片F(xiàn)PGA 可以實現(xiàn)雷達前端信號的分選、采樣、數(shù)值變換、波門疊加、線存、幀存、像素變換等功能。

1 系統(tǒng)設計方案

1.1 雷達顯示原理

雷達顯示的目的是將雷達視頻回波實時地顯示在顯示屏上，而雷達A 顯的原理是將雷達信號強度和距離的關系通過直角坐標系進行表示。目標的距離與信號時間之間的關系如式(1)所示，其中L 代表目標距離，s 代表回波速度(光速3×108m/s），t 代表時間。

要將回波視頻顯示在直角坐標系中，就要將采樣得到的點按照距離遠近的關系進行顯示，式(2)所示為采樣時間與坐標系的位置關系，其中t 為采樣時間，T 為采樣時鐘周期，x 為顯示位置(即直角坐標系中x 坐標，代表距離)。

結合式(1)和式(2)，就會得到顯示位置與距離關系，如式(3)所示，其中f 代表采樣頻率，f=1/T。在實際采樣中為了不丟失目標，往往采用較大的采樣頻率，然后對一個最小采樣周期內的采樣點進行選取，通過取得的值進行組合進行顯示，這種方式就是分選。

1.2 雷達顯示IP 核功能設計與實現(xiàn)

雷達顯示IP 核的設計目標是實現(xiàn)雷達A 顯的掃描變換。顯示屏上應該顯示六根掃描線，分為兩組，兩組由波段1/波段2 信號控制，波段1/波段2 為低電平時刷新波段1 的三根掃描線，為高電平時刷新波段2 的三根掃描線，不刷新時，掃描線保持上次的掃描狀態(tài)。

每組的三根掃描線分別顯示單目標、雙重目標1、雙重目標2 三種視頻，單目標同步脈沖到來時，開始刷新單目標視頻，刷新時間達到t2(即刷新了D1公里)時結束；雙重目標同步脈沖到來時，開始刷新雙重目標1 視頻，過t3(即刷新了D2公里)后，改為刷新雙重目標2 視頻，過t3后結束。由于t3時間不能完全刷新D1公里的視頻，因此雙重目標視頻掃描線的后部需人為增補，其幅度與視頻輸入電平為低時相同。

波門脈沖來到時，無論正在刷新哪種視頻，該視頻都應疊加一個固定時間的負電平，該波門以下凹的形式出現(xiàn)，即采樣視頻減去一個固定的波門深度。

經外部模擬電路采樣完成的視頻信號經量程控制電路(分選)后存入線存。線存中的視頻數(shù)據(jù)經讀寫控制寫入相應的幀存中，幀存中的像素數(shù)據(jù)輸出后，經像素格式轉換電路，形成圖像像素送到圖形板，由顯示屏進行顯示，圖1 所示為雷達A 顯畫面示意圖。

圖1 雷達A 顯畫面示意圖

雷達顯示IP 核功能框圖如圖2 所示，前端雷達模擬信號經過A/D 轉換為數(shù)字信號，經過信號的分選進行數(shù)據(jù)的采樣，然后經過數(shù)值變換和波門疊加得到線存數(shù)據(jù)，線存數(shù)據(jù)線存控制器接口存入線存RAM 中，存儲方式為線性一維數(shù)據(jù)。每當同步信號來臨時，幀存會從線存中讀取一幀數(shù)據(jù)轉存至幀存RAM 中，存儲方式為平面式存儲，最后經由像素輸出模塊將幀存圖像轉換為A顯畫面。

圖2 雷達顯示IP 核功能框圖

1.2.1 分選模塊

動態(tài)分選取值原理圖如圖3 所示。為了不丟失目標，分選模塊連續(xù)采樣16 次后取最大值作為該點視頻采樣值送入線存。原有系統(tǒng)中的分選取值為固定分選取值，首先在第一個分選周期完成對一組采樣數(shù)值的緩存，然后通過兩兩比較的方式完成一次數(shù)據(jù)的過濾，直至取到最大值。這種方式需要占用大量的寄存器，且至少存在一個分選周期的數(shù)據(jù)延遲，同時，如果增加采樣點的個數(shù)，寄存器數(shù)量會成倍地增加，且數(shù)據(jù)延遲會更大。

圖3 動態(tài)分選取值原理圖

本文設計選用動態(tài)分選取值占用更少的寄存器，且有更少的數(shù)據(jù)延遲，又因為分選取值的改變并不會降低視頻的分選效率，使得系統(tǒng)可以根據(jù)具體的情形選擇自己的分選次數(shù)，增加了系統(tǒng)的靈活性和適應性。

1.2.2 數(shù)值變換與波門疊加

波門信號在上升沿時有效，每當一個波門上升沿來臨，模塊自行生成固定寬度的波門，波門寬度的大小可通過軟件選擇。波門采用下凹式顯示，下凹深度的大小可通過軟件選擇。

圖形分辨率為1 280×1 024 時，設波門下凹深度為BD，首先對采樣、分選后的8 位視頻值AD_DATA[7:0]進行數(shù)值變換，將其灰度值從0～255 的范圍變換到0～(64-BD)的范圍。在無波門時，變換后的視頻值加上BD后送入線存；在波門下凹期間，變換后的數(shù)值直接送入線存。

數(shù)值變換，即灰度等級變換，由于兩個灰度級之間的比例關系為小數(shù)0～0.25，為了實現(xiàn)硬件小數(shù)換算，本文使用累加器和移位寄存器。設定累加器權值寄存器，通過位加權確定寄存器取值，加權值如下：K[5]=0.125，K[4]=0.062 5，K[3]=0.031 25，K[2]=0.015 625，K[1]=0.007 812 5，K[0]=0.003 906 25。

硬件中的小數(shù)就是通過該寄存器直接進行乘法，然后右移8 位來實現(xiàn)。設分選產生的數(shù)據(jù)為Dsample，經變換后數(shù)據(jù)為Dtrans，gate 代表有無波門，那么該模塊的換算關系如下所示：

從式中可以看出，由于本文使用硬件語言描述，為了防止數(shù)值變換時出現(xiàn)負值，故采用無波門疊加的方式進行波門的控制。

1.2.3 線存模塊

采樣的視頻數(shù)據(jù)，經過數(shù)值變換和波門疊加之后，變?yōu)榈突叶戎禂?shù)據(jù)，存入由片內雙口RAM 設計的線存中，每當目標同步信號到來時，連續(xù)向線存中寫入數(shù)據(jù)，當屏幕刷新信號到來時，幀存模塊從RAM 讀數(shù)據(jù)端口讀取線存數(shù)據(jù)。

由于雙重目標1 視頻和雙重目標2 視頻之間是連續(xù)的，為了確保數(shù)據(jù)完整性，線存由兩個片內雙口RAM組成。單目標同步信號到來時，開始將采樣處理后的視頻數(shù)據(jù)送入線存RAM1，送512 個采樣數(shù)據(jù)后停止送數(shù)；雙重目標同步信號到來時，將采樣處理后的視頻數(shù)據(jù)送入線存RAM1，送300(t3對應采樣點)個采樣數(shù)據(jù)后停止送入線存RAM1，改為送入線存RAM2，送300 個數(shù)據(jù)后停止送數(shù)。線存數(shù)據(jù)傳輸?shù)目刂茣r段如圖4 所示。

圖4 線存控制時段時序

六路A 顯的距離量程都是D1，但四路雙重目標A顯的有效距離只有D2。為了使六路A 顯的距離軸長度一致，需要將雙重目標A 顯的距離軸進行延長。由于在雙重目標同步周期每個目標的回波都只有t3時間有效，不能使用延長采樣時間辦法來加長距離軸，而需用插補方法實現(xiàn)。

距離軸插補的方法是在處理后的數(shù)據(jù)送入線存前，需經過一個選擇器，當單目標回波信號或雙重目標回波信號有效時，選擇真正的數(shù)據(jù)送線存；插補距離軸時則選擇一個“小波發(fā)生器”的數(shù)據(jù)給線存。所謂“小波發(fā)生器”是一組低電平噪聲數(shù)據(jù)，也可以使用低電平的常值數(shù)據(jù)代替。由于A 顯的掃描變換周期遠大于t2，有足夠的時間插補距離軸。無論雙重目標1 還是雙重目標2，它們的插補時間均在采樣t3時間后，如圖4 中所示。

1.2.4 幀存模塊

幀存數(shù)據(jù)存儲的是一幀圖像的數(shù)據(jù)，數(shù)據(jù)的存儲是平面式的存儲方式，本文使用片內雙口RAM 設計幀存體，為了實現(xiàn)平面式存儲，RAM 中按照地址段存儲的方式順序存儲每一幀數(shù)據(jù)。根據(jù)實際要求，數(shù)據(jù)在幀存體中的存儲順序如圖5 所示，線存數(shù)據(jù)的傳輸順序與幀存存放有很大不同，因此線存向幀存的數(shù)據(jù)傳輸采用尋址的方式進行。

圖5 幀存數(shù)據(jù)存放示意圖

由于幀存數(shù)據(jù)保存的是一幀完整的顯示圖像，那么為了避免視頻信號因為外界干擾而產生突發(fā)脈沖，或者視頻采樣過程中丟失采樣目標，造成顯示圖像的缺損而影響顯示效果，本文采用FPGA 內部雙口RAM 的乒乓切換進行幀存緩存[9]，并在幀存模塊的兩個幀存體之間引入寫相關的功能，這樣既可以消除圖像缺損，又能夠使圖像產生衰減的效果。

1.2.5 像素輸出模塊

雷達視頻通過A/D 轉換電路，得到的是信號的灰度值數(shù)據(jù)，經由數(shù)據(jù)變換到存儲在幀存中的像素格式也是如此。但雷達A 顯的顯示功能上是用X 坐標軸表示距離，Y 坐標表示信號的幅度。幀存中的像素輸出時，進行一次數(shù)據(jù)格式轉換，將信號灰度轉換為圖像幅度。

首先對屏刷新的行同步進行計數(shù)；其次在像素輸出時，將像素的信號灰度值與行同步計數(shù)結果相比較。若兩者相等，則判該像素為有，顯示該像素；反之，則判該像素為無，不進行顯示。按以上方法處理后，輸出的就是像素的圖像幅度。數(shù)據(jù)格式轉換處理框圖如圖6 所示。

圖6 像素數(shù)據(jù)格式轉換框圖

2 上位機軟件設計

本文設計基于Windriver 平臺的PCI 驅動程序，得到用戶層PCI 函數(shù)庫，通過這些函數(shù)實現(xiàn)對硬件設備寄存器組的訪問。為了實現(xiàn)系統(tǒng)的各項顯示功能，本文還要進行上位機應用程序的設計。

本文采用VC 平臺的MFC 函數(shù)類庫來實現(xiàn)雷達顯示系統(tǒng)應用程序設計[10]，上位機的應用程序設計主要分為三個部分：一是雷達顯示控制單元；二是雷達信號源單元；三是讀寫測試單元。表1 和表2 中所示為3 個功能單元的具體窗口功能列表。

表1 雷達顯示控制單元功能列表

根據(jù)具體的功能列表，完成雷達顯示系統(tǒng)軟件功能界面，如圖7 所示。

圖7 雷達顯示系統(tǒng)軟件

3 系統(tǒng)驗證

雷達顯示板所有的功能設計全部圍繞一片F(xiàn)PGA 芯片展開。除了FPGA 芯片之外，顯示板上還包括電源電路、雷達接口電路、圖形板接口電路、PCI 接口電路、兩片SRAM 存儲芯片、25 MHz 和27 MHz 晶振電路、JTAG接口以及AS 接口。其中雷達接口電路、圖形板接口電路以及PCI 接口電路均通過CPCI 插槽與外部連接。圖8所示為雷達顯示板硬件結構圖。

圖8 雷達顯示板硬件結構圖

本文根據(jù)系統(tǒng)驗證要求搭建系統(tǒng)調試環(huán)境，系統(tǒng)調試環(huán)境主要由以下部分組成：調試底板、主板、圖形顯示板、雷達顯示板、顯示器、鍵盤鼠標和電源模塊。按照要求對平臺進行搭建。系統(tǒng)平臺搭建完畢后，通過EDA 環(huán)境將雷達顯示IP 核下載至雷達顯示板中，并將信號源的軟件描述通過上位機軟件環(huán)境加載至雷達顯示板中，啟動系統(tǒng)調試環(huán)境，進行系統(tǒng)驗證。圖9 所示為系統(tǒng)驗證環(huán)境圖，圖10 為雷達A 顯驗證效果圖，從圖中可以看出，該雷達顯示IP 核能夠實現(xiàn)雷達A 顯需求。

圖9 系統(tǒng)驗證環(huán)境

圖10 雷達A 顯驗證效果圖

針對本文設計的雷達顯示系統(tǒng)和原有雷達顯示系統(tǒng)的實時性問題，本文通過對比兩者在不同功能模塊的數(shù)據(jù)延遲以及總體的數(shù)據(jù)延遲，對兩者性能進行分析對比。表3 所示為新老雷達顯示板功能模塊的延遲時間。

表3 兩個系統(tǒng)各功能模塊延遲時間對比(ns)

從表3 中的延遲時間對比可知，本文雷達顯示系統(tǒng)的各個功能模塊相較原有的雷達顯示系統(tǒng)延遲時間都有所減少，特別是分選模塊和幀存模塊，由于作了相應的改進，實時性大幅度提高。

4 結論

本文主要完成了一種基于FPGA 的雷達A 式顯示電路設計與實現(xiàn)，該技術利用FPGA 芯片龐大的可編程邏輯單元以及豐富的成熟IP 核的優(yōu)勢，實現(xiàn)雷達輸入信號的接收、采樣、變換以及顯示的功能，簡化了以往雷達顯示系統(tǒng)的硬件結構，降低了信號的顯示延遲，整體提升雷達顯示性能。同時該設計可以通過進一步修改內部IP 核實現(xiàn)其他雷達顯示方式，使其具備硬件設備的通用性和可擴展性。