張湘映，劉文政，趙 赟，李 旭，王德恒

(中國(guó)船舶集團(tuán)有限公司第八研究院，江蘇 揚(yáng)州 225101)

0 引 言

近年來(lái)，采用數(shù)字方式控制的電源由于其可編程性以及可靠性等優(yōu)勢(shì)受到了市場(chǎng)的青睞。然而，數(shù)字控制方式相較傳統(tǒng)模擬控制方式增加的模/數(shù)、數(shù)/模轉(zhuǎn)換部分導(dǎo)致其系統(tǒng)難以企及模擬系統(tǒng)的及時(shí)性。因此，為使數(shù)字控制電源的優(yōu)越性得到最大化彰顯，本文以比例積分微分(PID)控制模塊為基礎(chǔ)，采用自適應(yīng)PID、融入非線性思想的PID控制算法對(duì)其進(jìn)行改進(jìn)，從而提升系統(tǒng)的動(dòng)態(tài)響應(yīng)。通過(guò)這3種算法的對(duì)比，選擇最適算法，并對(duì)其進(jìn)行硬件實(shí)現(xiàn)。

1 Buck型DC-DC開(kāi)關(guān)電源拓?fù)?/h2>

Buck型DC-DC電路包括：主拓?fù)淠K、模/數(shù)轉(zhuǎn)換(ADC)模塊、數(shù)字脈寬調(diào)制(DPWM)模塊以及補(bǔ)償模塊構(gòu)成。其中主拓?fù)淠K如圖1所示。

圖1 Buck型DC-DC開(kāi)關(guān)電源拓?fù)?/p>

其基本工作原理如下：

當(dāng)作用于開(kāi)關(guān)管M的驅(qū)動(dòng)信號(hào)使其導(dǎo)通時(shí)，二極管 D反偏，此時(shí)該路不導(dǎo)通。該模式下負(fù)載R兩端的電壓由電源提供，此時(shí)電感的電壓電流表現(xiàn)為如下關(guān)系：

(1)

當(dāng)開(kāi)關(guān)管M表現(xiàn)為截止?fàn)顟B(tài)時(shí)，續(xù)流二極管D正偏呈導(dǎo)通態(tài)，電感能量借助其傳送至負(fù)載R，同時(shí)當(dāng)作用于負(fù)載R的壓降小于電容C的壓降時(shí)，電容C亦向負(fù)載R傳送能量。

系統(tǒng)在平衡狀態(tài)下，忽略器件內(nèi)阻等因素時(shí)的負(fù)載輸出電壓為：

(2)

式中：恒小于1，即恒小于，因此Buck型開(kāi)關(guān)拓?fù)湟部煞Q(chēng)為降壓式開(kāi)關(guān)電路。

2 數(shù)字DC-DC電路的設(shè)計(jì)與驗(yàn)證

2.1 基于原始PID控制的數(shù)字DC-DC電路的設(shè)計(jì)與驗(yàn)證

Matlab/Simulink平臺(tái)搭建的Buck型DC-DC電路模型如圖2所示。其模型由主拓?fù)淠K、ADC模塊、DPWM模塊以及補(bǔ)償反饋模塊組成。

圖2 數(shù)字PID控制的Buck型DC-DC電路的Matlab/Simulink模型

PID模塊編寫(xiě)的核心為PID補(bǔ)償器的公式：

(3)

本次搭建模型的采樣時(shí)間設(shè)置為1 μs；輸出電壓取值為(1)×1 000；PID補(bǔ)償器的公式中誤差信號(hào)表示為-，定義為參考電壓值相較實(shí)際輸出電壓值的差值。

圖3為PID補(bǔ)償系統(tǒng)的原理框圖，其利用實(shí)際輸出的電壓值與基準(zhǔn)值的差值通過(guò)PID運(yùn)算生成控制量()，從而實(shí)現(xiàn)對(duì)被控量的控制。理想情況下連續(xù)時(shí)間PID控制器可用下式表示：

圖3 PID控制系統(tǒng)原理框圖

(4)

式中：為比例系數(shù)；、分別表示積分、微分時(shí)間常數(shù)；()為實(shí)際輸出信號(hào)與參考信號(hào)的差值。

2.2 引入自適應(yīng)的PID控制

自適應(yīng)PID的控制方程為：

()=(-1)+(+)[()-(-1)]+

(+)()+(+)[()-

2(-1)+(-2)]

(5)

式中：、、穩(wěn)態(tài)時(shí)的值為0；瞬態(tài)時(shí)這三者的值由2.1節(jié)所述誤差信號(hào)決定。

、、的值隨誤差信號(hào)的改變而自適應(yīng)地變化。圖4為其實(shí)現(xiàn)的原理框圖。

圖4 自適應(yīng)PID補(bǔ)償器框圖

、、3個(gè)參數(shù)值的判定公式如下：

(6)

(7)

(8)

式中：|()|表示當(dāng)前狀態(tài)下誤差信號(hào)的絕對(duì)值；||表示閾值電壓的絕對(duì)值；||表示誤差電壓的峰值的絕對(duì)值；Δ、Δ分別表示上升沿瞬態(tài)時(shí)、的值;Δ、Δ分別表示過(guò)渡瞬態(tài)時(shí)，的值;Δ表示過(guò)渡瞬態(tài)、上升沿瞬態(tài)時(shí)的值。

2.3 基于改進(jìn)PID控制的數(shù)字DC-DC電路的設(shè)計(jì)與驗(yàn)證

fal函數(shù)是對(duì)“大誤差，小增益；小誤差，大增益”的數(shù)學(xué)擬合，它具有快速收斂性，因此是一種常見(jiàn)的非線性反饋結(jié)構(gòu)，兼具良好的魯棒性和適應(yīng)性。其表達(dá)式如下：

(9)

式中：表示線性區(qū)間段的長(zhǎng)度；可理解為fal函數(shù)的非線性度，其值取0～1間的某一常數(shù)；表示輸入誤差。

結(jié)合fal函數(shù)后的PID控制器的形式如下：

=fal(,,)+

fal(,,)+fal(,,)

(10)

式中：為誤差信號(hào)；、、分別為PID控制模塊的各增益參數(shù)。

其控制器結(jié)構(gòu)圖及其對(duì)應(yīng)電路框圖如圖5、圖6所示。

圖5 fal-PID控制器結(jié)構(gòu)圖

圖6 fal-PID控制電路框圖

2.4 3種PID控制的數(shù)字DC-DC電路的仿真結(jié)果對(duì)比

圖7～圖9所示分別為基礎(chǔ)PID、引入自適應(yīng)思想的PID、引入fal后函數(shù)的PID對(duì)應(yīng)電路在負(fù)載突變時(shí)的輸出電壓曲線。為便于比較，設(shè)置統(tǒng)一的仿真時(shí)間6 ms，在5 ms時(shí)，負(fù)載電流由0.12 mA突變?yōu)?.24 mA。

圖7 基礎(chǔ)PID負(fù)載突變的輸出電壓曲線圖

圖8 自適應(yīng)PID負(fù)載突變的輸出電壓曲線圖

圖9 引入fal函數(shù)的PID負(fù)載突變的輸出電壓曲線圖

綜合所得輸出曲線圖的結(jié)果，結(jié)合了fal函數(shù)這一非線性控制方法的PID控制器具有簡(jiǎn)便、構(gòu)造效率高等眾多優(yōu)點(diǎn)，且其輸出能達(dá)到更佳的動(dòng)態(tài)性能。同時(shí)，與2.2節(jié)所述自適應(yīng)PID結(jié)構(gòu)相比，算法上更加簡(jiǎn)潔，而其結(jié)果也更佳。

圖10 3種輸出電壓曲線圖對(duì)比

為更加直觀地觀察自適應(yīng)PID與引入fal的PID在負(fù)載突變時(shí)的輸出結(jié)果，取5～6 ms這一區(qū)間，將圖8和圖9在5 ms負(fù)載突變時(shí)(即圖中圈出部分)的結(jié)果放大，如圖11和圖12所示。

圖11 自適應(yīng)PID負(fù)載突變的輸出電壓放大曲線圖

圖12 引入fal函數(shù)的PID負(fù)載突變的輸出電壓放大曲線圖

表1將這3種PID控制下的輸出電壓的主要指標(biāo)進(jìn)行了對(duì)比。由表格內(nèi)容可見(jiàn)，相較前2種算法，fal-PID控制在系統(tǒng)啟動(dòng)時(shí)的響應(yīng)時(shí)間分別縮短了50%和33%，在負(fù)載突變時(shí)的響應(yīng)時(shí)間分別縮短了78%和50%。

表1 3種PID算法對(duì)應(yīng)輸出電壓主要指標(biāo)

3 Buck型DC-DC電路在FPGA上的實(shí)現(xiàn)

本次測(cè)試的輸入電壓設(shè)為5V，期望的輸出電壓為1.8 V。得到的輸出結(jié)果如圖13所示。

圖13 示波器輸出電壓

為研究其負(fù)載突變時(shí)的動(dòng)態(tài)響應(yīng)性能，在某一時(shí)刻將原10 Ω電阻突變?yōu)? Ω，并在另一時(shí)刻再突變?yōu)?0 Ω，其對(duì)應(yīng)輸出波形如圖14所示。

圖14 負(fù)載突變波形

如圖14所示波形，電阻在突變?yōu)? Ω以及突變回原始阻值時(shí)，都表現(xiàn)出了良好的動(dòng)態(tài)響應(yīng)性能。在某時(shí)刻對(duì)其負(fù)載進(jìn)行改變時(shí)，負(fù)載電流由100 mA增至300 mA，對(duì)應(yīng)的正負(fù)電壓階躍最大僅為80 mV左右，約為輸出電壓值的4.7%，其瞬態(tài)響應(yīng)時(shí)間也僅為150 μs左右，負(fù)載調(diào)整率為40 μV/mA。本次實(shí)驗(yàn)結(jié)果基本符合預(yù)期。

4 結(jié)束語(yǔ)

本文對(duì)Buck型DC-DC電路進(jìn)行了介紹，并就其中的動(dòng)態(tài)響應(yīng)性能進(jìn)行分析。為進(jìn)一步驗(yàn)證，基于Simulink平臺(tái)對(duì)Buck型開(kāi)關(guān)變換器的各模塊進(jìn)行搭建、仿真，并針對(duì)輸出電壓的動(dòng)態(tài)性能就PID模塊進(jìn)行改進(jìn)并進(jìn)行系統(tǒng)仿真，對(duì)比改進(jìn)前后的輸出電壓波形，驗(yàn)證改進(jìn)后的系統(tǒng)具有更佳的動(dòng)態(tài)響應(yīng)性能。最后，基于現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)平臺(tái)對(duì)其中最優(yōu)算法的Buck型開(kāi)關(guān)變換器進(jìn)行搭建，并進(jìn)行了硬件實(shí)測(cè)驗(yàn)證。