閆麗琴，王占選，馮建呈，閆 靜，任朝旭

(1.北京航天測(cè)控技術(shù)有限公司，北京 100041;2.北京微電子技術(shù)研究所，北京 100076)

0 引言

集成電路測(cè)試貫穿于整個(gè)集成電路設(shè)計(jì)、生產(chǎn)、制造、封測(cè)以及應(yīng)用全過程，對(duì)集成電路產(chǎn)業(yè)的發(fā)展起到了至關(guān)重要的作用。解決好集成電路測(cè)試問題，能有效縮短產(chǎn)品的研發(fā)周期，降低產(chǎn)品研制生產(chǎn)以及維護(hù)的費(fèi)用，確保產(chǎn)品的性能質(zhì)量與可靠性[1]。因此，集成電路測(cè)試的能力和水平是保證集成電路性能、質(zhì)量的關(guān)鍵手段之一，也是集成電路測(cè)試產(chǎn)業(yè)的重要標(biāo)志。

國(guó)外集成電路自動(dòng)測(cè)試系統(tǒng)的研究和研制工作開始較早，測(cè)試對(duì)象從較為簡(jiǎn)單的小規(guī)模芯片到如今各種超大規(guī)模集成電路，已經(jīng)形成了一系列成熟的集成電路自動(dòng)測(cè)試設(shè)備。目前，世界上先進(jìn)的集成電路測(cè)試設(shè)備制造技術(shù)基本掌握在美國(guó)、日本等專業(yè)測(cè)試設(shè)備生產(chǎn)廠家手中，如泰瑞達(dá)、愛德萬(wàn)、科休等廠家。這些廠商在超大規(guī)模集成電路測(cè)試系統(tǒng)方面已形成了標(biāo)準(zhǔn)的體系架構(gòu)，編制出軟硬件架構(gòu)及數(shù)據(jù)層的相關(guān)標(biāo)準(zhǔn)，研制出具有超大規(guī)模集成電路測(cè)試能力的自動(dòng)測(cè)試設(shè)備，引領(lǐng)未來(lái)超大規(guī)模集成電路測(cè)試方向的發(fā)展[2]。

我國(guó)集成電路測(cè)試研究已經(jīng)取得了初步成效。近年來(lái)，得益于國(guó)家政策、資金等方面的大力支持，以及國(guó)內(nèi)廣闊的集成電路測(cè)試市場(chǎng)，我國(guó)集成電路測(cè)試產(chǎn)業(yè)發(fā)展迅猛，測(cè)試技術(shù)逐漸向世界先進(jìn)水平看齊[3-4]。就高端高性能集成電路自動(dòng)測(cè)試平臺(tái)來(lái)說(shuō)，國(guó)內(nèi)市場(chǎng)依舊以國(guó)外測(cè)試設(shè)備為主導(dǎo)。國(guó)產(chǎn)超大規(guī)模集成電路測(cè)試設(shè)備由于技術(shù)指標(biāo)、可靠性、制造成本等諸多因素，目前在國(guó)內(nèi)尚未得到大規(guī)模的市場(chǎng)應(yīng)用[5-6]。

本文針對(duì)國(guó)內(nèi)超大規(guī)模集成電路的測(cè)試現(xiàn)狀，一方面從集成電路的測(cè)試需求出發(fā)，分析集成電路測(cè)試的基本原理和測(cè)試要求，給出自研超大規(guī)模集成電路測(cè)試系統(tǒng)的總體組成和設(shè)計(jì)架構(gòu)；另一方面詳細(xì)研究基于典型集成電路的自動(dòng)測(cè)試演示驗(yàn)證方法和過程；最后利用該方法在自研測(cè)試系統(tǒng)上開展靜態(tài)存儲(chǔ)器的演示驗(yàn)證試驗(yàn)，驗(yàn)證所述方法的可行性，為國(guó)內(nèi)新研超大規(guī)模集成電路測(cè)試系統(tǒng)推廣前的自動(dòng)測(cè)試演示驗(yàn)證提供思路。

1 集成電路測(cè)試需求分析

集成電路測(cè)試是對(duì)被測(cè)器件進(jìn)行檢測(cè)，通過輸出響應(yīng)和預(yù)期結(jié)果的比較，確定或評(píng)估集成電路元器件功能和性能好壞的過程。當(dāng)前集成電路測(cè)試按照測(cè)試內(nèi)容進(jìn)行分類主要包含：直流參數(shù)(DC)測(cè)試、交流參數(shù)(AC)測(cè)試、混合集成電路特性參數(shù)測(cè)試、功能測(cè)試等。

1.1 直流參數(shù)(DC)測(cè)試需求

直流參數(shù)測(cè)試主要測(cè)試器件有關(guān)電參數(shù)的穩(wěn)定性能，一般按照被測(cè)器件設(shè)計(jì)規(guī)定，給被測(cè)器件電源引腳施加規(guī)定的電源電壓后，基于歐姆定律給相應(yīng)的數(shù)字引腳施加規(guī)定的電壓或電流，測(cè)量被測(cè)器件規(guī)定引腳的電流或電壓。通常利用PPMU或PMU測(cè)量單元，采用加流測(cè)壓或加壓測(cè)流的方式對(duì)芯片的數(shù)字引腳進(jìn)行參數(shù)測(cè)試；此外，利用DPS對(duì)被測(cè)器件電源引腳進(jìn)行不同狀態(tài)下的功耗測(cè)試。上述測(cè)試需同時(shí)保證測(cè)試數(shù)據(jù)的精準(zhǔn)性[7]。直流參數(shù)通常包含輸出高/低電平電壓(VOH/VOL)、輸入高/低電平電流(IIH/IIL)、靜態(tài)電源電流(Static IDD/ICC)、動(dòng)態(tài)電源電流(Dynamic IDD/ICC)、輸出高阻態(tài)電流(IOZH/IOZL)等[8]。

1.2 交流參數(shù)(AC)測(cè)試需求

交流參數(shù)主要是針對(duì)芯片的時(shí)序參數(shù)進(jìn)行測(cè)試，保證器件滿足時(shí)序規(guī)格要求。一般通過運(yùn)行功能測(cè)試的矢量(pattern)序列來(lái)進(jìn)行測(cè)試。測(cè)試的主要原理為在引腳輸入端輸入指定的時(shí)間邊沿，特定時(shí)間后在引腳輸出端檢測(cè)輸出的狀態(tài)轉(zhuǎn)換，并與預(yù)期狀態(tài)進(jìn)行比較[9-10]。交流參數(shù)包括建立時(shí)間(setup time)、保持時(shí)間(hold time)、傳輸延遲時(shí)間(propagation delay time)以及其他時(shí)間參數(shù)[11]。交流參數(shù)測(cè)試時(shí)，被測(cè)器件的引腳可能與測(cè)試設(shè)備的任意數(shù)字通道或者模擬通道資源連接，所以測(cè)試設(shè)備上一般需要具備時(shí)間相關(guān)量的測(cè)量單元。

1.3 混合集成電路特性參數(shù)測(cè)試需求

混合集成電路特性參數(shù)測(cè)試需求與集成電路類型密切相關(guān)。ADC的靜態(tài)參數(shù)用來(lái)衡量器件的靜態(tài)性能，為實(shí)際量化特性與理想量化特性之間的偏差，動(dòng)態(tài)特性通常是在頻域范圍內(nèi)衡量器件的響應(yīng)速度等特性；DAC主要用于產(chǎn)生精確的電壓、頻譜信號(hào)以及連續(xù)波形等，其靜態(tài)參數(shù)主要描述相對(duì)于每個(gè)輸入碼在輸出端電壓的表現(xiàn)，動(dòng)態(tài)參數(shù)通常用來(lái)檢驗(yàn)音頻和視頻DAC的高頻品質(zhì)。其中，靜態(tài)參數(shù)通常包括失調(diào)誤差(zero error)、增益誤差(gain error)、微分非線性誤差(DNL)和積分非線性誤差(INL)等；動(dòng)態(tài)參數(shù)包括信噪比(SNR)、總諧波失真(THD)、信噪比失真(SINAD)、無(wú)雜散信號(hào)動(dòng)態(tài)范圍(SFDR)等[12-13]。

1.4 功能測(cè)試(Functional Test)需求

功能測(cè)試是芯片設(shè)計(jì)驗(yàn)證階段的重要一環(huán)，主要目的是通過測(cè)試過程讓被測(cè)芯片在一定的時(shí)序下工作，充分暴露其邏輯電路的問題，進(jìn)而反饋電路的設(shè)計(jì)缺陷。其實(shí)現(xiàn)過程主要借助于測(cè)試矢量數(shù)據(jù)，對(duì)被測(cè)芯片引腳施加預(yù)先設(shè)定的激勵(lì)，檢測(cè)輸出引腳的響應(yīng)與預(yù)期響應(yīng)是否一致。功能測(cè)試是對(duì)被測(cè)器件內(nèi)部數(shù)字或者模擬電路的行為測(cè)試，需根據(jù)不同類型的集成電路分別處理。

2 自研超大規(guī)模集成電路測(cè)試系統(tǒng)總體組成

根據(jù)上述集成電路測(cè)試需求分析可知，測(cè)試系統(tǒng)是提供源表、信號(hào)發(fā)生器、數(shù)字矢量發(fā)生器和其他軟硬件組成的集合體，通過主控計(jì)算機(jī)結(jié)合自動(dòng)測(cè)試軟件控制測(cè)試系統(tǒng)完成被測(cè)集成電路產(chǎn)品的測(cè)試工作。自研超大規(guī)模集成電路測(cè)試系統(tǒng)的總體架構(gòu)組成如圖1所示。

圖1 測(cè)試系統(tǒng)總體架構(gòu)組成

測(cè)試系統(tǒng)硬件主要包括主控計(jì)算機(jī)及外設(shè)、硬件模塊資源以及測(cè)試接口單元。其中，主控計(jì)算機(jī)作為整個(gè)測(cè)試系統(tǒng)的控制中心，通過PXIe高速總線控制接口與硬件資源進(jìn)行總線通訊[14-15]。硬件資源包含具備PXIe接口的各種功能集成板卡，如設(shè)備供電電源DPS、數(shù)字測(cè)試模塊、精密測(cè)量單元PMU、模擬測(cè)試模塊、交直流源和測(cè)量?jī)x表等。測(cè)試接口單元采用模塊化接口組件的彈性對(duì)接方式，通過對(duì)接測(cè)試接口板，實(shí)現(xiàn)系統(tǒng)硬件資源通道與被測(cè)芯片的引腳連接。

測(cè)試軟件安裝于主控計(jì)算機(jī)，主要實(shí)現(xiàn)測(cè)試矢量的生成和芯片測(cè)試流程的開發(fā)，生成測(cè)試程序數(shù)據(jù)流，自動(dòng)完成測(cè)試軟件與測(cè)試系統(tǒng)儀器之間的數(shù)據(jù)和指令交互，同時(shí)開展測(cè)試過程監(jiān)控和測(cè)試數(shù)據(jù)的收發(fā)工作，并完成測(cè)試結(jié)果數(shù)據(jù)的記錄。在芯片測(cè)試過程中，一方面進(jìn)行測(cè)試過程的可視化數(shù)據(jù)調(diào)試，另一方面可對(duì)測(cè)試結(jié)果進(jìn)行數(shù)據(jù)回放和分析[16-17]，進(jìn)行數(shù)據(jù)的離線處理。

該自研超大規(guī)模集成電路測(cè)試系統(tǒng)采用高性能PXIe高速測(cè)試總線的控制方式，遵循測(cè)試技術(shù)最新的集成架構(gòu)，具有較強(qiáng)的擴(kuò)展性和靈活性。該測(cè)試系統(tǒng)是針對(duì)數(shù)字類、模擬類和數(shù)?；旌项惖燃尚酒臏y(cè)試系統(tǒng)，系統(tǒng)硬件資源中的數(shù)字測(cè)試模塊攻克了高速率多通道數(shù)字信號(hào)發(fā)生和分析技術(shù)，實(shí)現(xiàn)高端儀器的國(guó)產(chǎn)化；測(cè)試軟件可實(shí)現(xiàn)跨平臺(tái)運(yùn)行，支持STIL(standard test interface language，標(biāo)準(zhǔn)測(cè)試接口語(yǔ)言)和STDF(standard test data format，標(biāo)準(zhǔn)測(cè)試數(shù)據(jù)格式)標(biāo)準(zhǔn)，使得集成電路設(shè)計(jì)數(shù)據(jù)和測(cè)試系統(tǒng)能夠無(wú)縫連接，實(shí)現(xiàn)數(shù)據(jù)共享機(jī)制[18-19]。該測(cè)試系統(tǒng)建立了一套完整的軟硬件體系，能夠有效提供集成電路測(cè)試所需的測(cè)試資源，實(shí)現(xiàn)集成電路的功能測(cè)試、交直流參數(shù)測(cè)試等。

3 基于典型集成電路的自動(dòng)測(cè)試演示驗(yàn)證過程

基于典型集成電路的自動(dòng)測(cè)試演示驗(yàn)證基本流程如圖2所示，主要包含測(cè)試準(zhǔn)備、測(cè)試開發(fā)和迭代調(diào)試3個(gè)過程。

圖2 基于典型集成電路的自動(dòng)測(cè)試演示驗(yàn)證流程框圖

3.1 測(cè)試準(zhǔn)備過程

測(cè)試準(zhǔn)備過程開展典型集成電路測(cè)試前的準(zhǔn)備工作，主要針對(duì)集成電路測(cè)試要求進(jìn)行測(cè)試計(jì)劃說(shuō)明，判斷所要測(cè)試的集成電路性能參數(shù)，明確待測(cè)產(chǎn)品的特點(diǎn)、頻率、功耗、引腳數(shù)等詳細(xì)信息，明確測(cè)試條件，進(jìn)行測(cè)試需求分析，合理配置測(cè)試系統(tǒng)資源，確定芯片引腳與硬件測(cè)試資源之間的映射關(guān)系，制定詳細(xì)的測(cè)試方案，為后續(xù)測(cè)試開發(fā)和迭代調(diào)試奠定基礎(chǔ)。

3.2 測(cè)試開發(fā)過程

測(cè)試開發(fā)過程首先根據(jù)芯片封裝特性和引腳映射關(guān)系進(jìn)行Socket插座和測(cè)試接口板的設(shè)計(jì)開發(fā)。為了使被測(cè)集成電路和測(cè)試系統(tǒng)之間建立牢固、可靠和低損耗的電氣連接，需要針對(duì)每類集成電路定制測(cè)試插座和測(cè)試接口板。其中，測(cè)試插座是整個(gè)測(cè)試系統(tǒng)中不可或缺的組成部分，尤其是在高速、高精度、大電流的電路測(cè)試中。根據(jù)電路的封裝形式設(shè)計(jì)插座類型，固定方式一般采用焊接型或螺絲緊固型，設(shè)計(jì)加工好的插座安裝在測(cè)試接口板上。設(shè)計(jì)測(cè)試接口板前需進(jìn)行全面仿真和綜合設(shè)計(jì)，優(yōu)化布局、布線，并兼顧電磁屏蔽設(shè)計(jì)，測(cè)試接口板的質(zhì)量直接關(guān)系到后續(xù)所有的測(cè)試質(zhì)量，否則會(huì)嚴(yán)重干擾被測(cè)電路的測(cè)試信號(hào)。

自研超大規(guī)模集成電路測(cè)試系統(tǒng)采用集成電路測(cè)試行業(yè)的STIL標(biāo)準(zhǔn)測(cè)試接口語(yǔ)言作為測(cè)試矢量數(shù)據(jù)的描述語(yǔ)言。測(cè)試矢量生成過程主要利用智能轉(zhuǎn)換軟件將集成電路的仿真數(shù)據(jù)文件或設(shè)計(jì)數(shù)據(jù)文件轉(zhuǎn)換為符合STIL標(biāo)準(zhǔn)的時(shí)序和矢量文件，經(jīng)綜合后生成統(tǒng)一格式的STIL測(cè)試矢量文件。測(cè)試矢量生成方法如圖3所示。

圖3 STIL測(cè)試矢量生成方法

測(cè)試系統(tǒng)的存儲(chǔ)深度有限，當(dāng)集成電路的測(cè)試矢量超過系統(tǒng)矢量存儲(chǔ)深度，測(cè)試將無(wú)法完成。另外，當(dāng)測(cè)試矢量數(shù)據(jù)較大時(shí)，每次向系統(tǒng)導(dǎo)入以及編譯矢量過程都會(huì)占用較長(zhǎng)的時(shí)間，不便于測(cè)試程序的調(diào)試。同時(shí)，實(shí)際調(diào)試過程也會(huì)占用較長(zhǎng)的時(shí)間，測(cè)試成本較高。因此，對(duì)測(cè)試矢量進(jìn)行一定的優(yōu)化，能夠有效減少測(cè)試向量的存儲(chǔ)空間，降低測(cè)試時(shí)間。矢量?jī)?yōu)化一方面從數(shù)據(jù)壓縮角度進(jìn)行，降低數(shù)據(jù)存儲(chǔ)量；另一方面從矢量排序方面優(yōu)化，降低測(cè)試時(shí)間[20-21]。優(yōu)化后的測(cè)試矢量需經(jīng)過測(cè)試系統(tǒng)的專用矢量編譯軟件，編譯為面向系統(tǒng)硬件的二進(jìn)制數(shù)據(jù)文件，從而快速生成供測(cè)試系統(tǒng)數(shù)字測(cè)試模塊使用的二進(jìn)制測(cè)試矢量數(shù)據(jù)。

測(cè)試流程是在自動(dòng)測(cè)試軟件中開發(fā)符合集成電路測(cè)試邏輯的一系列測(cè)試序列數(shù)據(jù)，包含電源、電平、矢量、Timing時(shí)序、DC參數(shù)、測(cè)試項(xiàng)、測(cè)試Flow等配置信息和過程信息[22]，并確保測(cè)試程序能夠正常下載到測(cè)試設(shè)備。

3.3 迭代調(diào)試過程

測(cè)試程序開發(fā)完成或部分完成后，需要利用實(shí)際的集成電路來(lái)進(jìn)行測(cè)試過程的試運(yùn)行。測(cè)試調(diào)試過程中出現(xiàn)各種意外情況非常常見，需要根據(jù)測(cè)試系統(tǒng)返回的錯(cuò)誤現(xiàn)象和Fails信息判斷問題出現(xiàn)的原因，定位是參數(shù)配置錯(cuò)誤，還是測(cè)試激勵(lì)仿真錯(cuò)誤，甚至可能是接口板設(shè)計(jì)錯(cuò)誤或者芯片本身的問題等。測(cè)試程序的迭代調(diào)試優(yōu)化是測(cè)試電路測(cè)試無(wú)法省略的過程。測(cè)試程序迭代優(yōu)化流程如圖4所示。

圖4 測(cè)試程序迭代優(yōu)化流程

4 靜態(tài)存儲(chǔ)器自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)

本文以國(guó)產(chǎn)某型超大規(guī)模靜態(tài)存儲(chǔ)器芯片作為試驗(yàn)對(duì)象，利用自研超大規(guī)模集成電路測(cè)試系統(tǒng)開展自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)，靜態(tài)存儲(chǔ)器芯片的自動(dòng)測(cè)試演示驗(yàn)證如圖5所示。

圖5 靜態(tài)存儲(chǔ)器自動(dòng)測(cè)試演示驗(yàn)證框圖

4.1 測(cè)試準(zhǔn)備

表1 存儲(chǔ)器工作狀態(tài)真值表

SRAM存儲(chǔ)器測(cè)試包含供電功耗測(cè)試、直流參數(shù)測(cè)試、交流參數(shù)測(cè)試和功能測(cè)試[23]。

其中，供電測(cè)試?yán)脺y(cè)試系統(tǒng)的DPS模塊，對(duì)存儲(chǔ)器芯片的內(nèi)核電路、外圍IO供電，分別完成芯片待機(jī)和工作狀態(tài)下的功耗測(cè)試。

直流參數(shù)測(cè)試主要包含輸出高/低電平、輸入漏電流、三態(tài)輸出漏電流、待機(jī)和工作電源電流等。利用DPS模塊完成電源功耗測(cè)試，采用數(shù)字測(cè)試模塊的PPMU功能進(jìn)行其他直流參數(shù)測(cè)試，以保證測(cè)試數(shù)據(jù)的精度，必要時(shí)通過施加測(cè)試矢量配合測(cè)試完成。

交流參數(shù)測(cè)試包含存儲(chǔ)器特定的讀/寫周期、建立時(shí)間、保持時(shí)間等，結(jié)合測(cè)試矢量，采用參數(shù)搜索的測(cè)試方法，通過對(duì)全局變量按照一定規(guī)律變化的賦值獲取時(shí)間參數(shù)的測(cè)試結(jié)果。

對(duì)于大規(guī)模存儲(chǔ)器電路的功能測(cè)試，需要有大容量的矢量存儲(chǔ)深度，同時(shí)能夠?qū)崿F(xiàn)存儲(chǔ)器測(cè)試的算法向量。在測(cè)試向量方面應(yīng)提供包含全0全1向量，棋盤格(check board)測(cè)試向量、March C測(cè)試向量等，以及通過基本向量算法衍生出來(lái)的改進(jìn)算法，進(jìn)一步提高存儲(chǔ)器故障模型的測(cè)試覆蓋性[24-25]。

根據(jù)上述測(cè)試條件和測(cè)試方案，結(jié)合存儲(chǔ)器產(chǎn)品手冊(cè)中的引腳定義和引腳屬性，明確芯片引腳與系統(tǒng)硬件資源中數(shù)字測(cè)試模塊和DPS供電模塊之間的接口映射關(guān)系，如圖6所示。

圖6 存儲(chǔ)器引腳與硬件資源之間的映射關(guān)系

4.2 測(cè)試開發(fā)

4.2.1 測(cè)試插座和接口板設(shè)計(jì)開發(fā)

測(cè)試接口板實(shí)現(xiàn)被測(cè)存儲(chǔ)器芯片引腳與測(cè)試系統(tǒng)資源通道之間的連接橋梁，確保測(cè)試信號(hào)傳輸?shù)耐暾浴ａ槍?duì)該存儲(chǔ)器芯片設(shè)計(jì)專門的測(cè)試接口板，為了節(jié)省演示驗(yàn)證過程測(cè)試接口板的設(shè)計(jì)成本，采用子母板的設(shè)計(jì)形式。其中母板設(shè)計(jì)為通用測(cè)試接口板，實(shí)現(xiàn)系統(tǒng)硬件資源的適配轉(zhuǎn)接，子板轉(zhuǎn)接存儲(chǔ)器芯片測(cè)試所需的硬件通道資源，并安裝存儲(chǔ)器芯片測(cè)試的專用Socket測(cè)試插座。

4.2.2 測(cè)試矢量生成、優(yōu)化和編譯

根據(jù)測(cè)試需求，測(cè)試系統(tǒng)提供基于STIL標(biāo)準(zhǔn)的存儲(chǔ)器測(cè)試矢量算法生成工具，包含全0全1、正反向棋盤格和March矢量等矢量生成算法。存儲(chǔ)器測(cè)試矢量主要通過引腳來(lái)偵測(cè)芯片制造過程中出現(xiàn)的缺陷，故障模型要盡可能考慮周全，但是測(cè)試時(shí)間仍然不能夠過長(zhǎng)，因此，通過不同算法的選擇來(lái)完成測(cè)試矢量排序方面的優(yōu)化，減少測(cè)試時(shí)間，并利用系統(tǒng)的專用編譯器將基于STIL格式的測(cè)試矢量文本文件編譯為測(cè)試系統(tǒng)數(shù)字測(cè)試模塊可以正確識(shí)別的二進(jìn)制數(shù)據(jù)文件，進(jìn)一步提高系統(tǒng)的測(cè)試效率。

4.2.3 測(cè)試程序開發(fā)和下載

存儲(chǔ)器測(cè)試流程主要包含連接性測(cè)試、功能測(cè)試、直流參數(shù)測(cè)試以及交流參數(shù)測(cè)試等，根據(jù)不同參數(shù)的測(cè)試原理，在自動(dòng)軟件平臺(tái)根據(jù)測(cè)試準(zhǔn)備過程的測(cè)試方案開發(fā)存儲(chǔ)器的Pin引腳定義、Package映射、Power供電、Level電平、Timing時(shí)序、直流參數(shù)、Pattern矢量等配置項(xiàng)，組織不同的測(cè)試項(xiàng)目，建立存儲(chǔ)器芯片的測(cè)試流程。最終將編譯無(wú)誤的矢量文件和測(cè)試程序下載至系統(tǒng)內(nèi)部的功能板卡，為存儲(chǔ)器芯片測(cè)試程序的快速運(yùn)行做準(zhǔn)備。

4.3 迭代調(diào)試

迭代調(diào)試是一個(gè)反復(fù)運(yùn)行測(cè)試程序的過程。靜態(tài)存儲(chǔ)器自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)是在確保測(cè)試接口板設(shè)計(jì)正確和待測(cè)存儲(chǔ)器芯片正常工作的前提下開展迭代調(diào)試。首先通過反復(fù)調(diào)試運(yùn)行單個(gè)測(cè)試項(xiàng)目，如輸入漏電流、輸出高低電平、電源功耗、各算法矢量作用下的功能測(cè)試等，完成各個(gè)測(cè)試項(xiàng)目的調(diào)試，根據(jù)測(cè)試項(xiàng)目運(yùn)行結(jié)果定位錯(cuò)誤原因，如參數(shù)超限、功能矢量Fail等，通過不斷修改優(yōu)化測(cè)試程序的配置項(xiàng)參數(shù)，如電平、時(shí)序以及矢量數(shù)據(jù)文件等，反復(fù)運(yùn)行單個(gè)測(cè)試項(xiàng)目的測(cè)試，確保測(cè)試項(xiàng)目的穩(wěn)定性；其次在單項(xiàng)測(cè)試通過的基礎(chǔ)上按照相同的迭代調(diào)試原理分別開展部分以及整個(gè)存儲(chǔ)器測(cè)試流程的調(diào)試，驗(yàn)證測(cè)試流程的可執(zhí)行性；最終固化存儲(chǔ)器芯片測(cè)試程序，完成基于靜態(tài)存儲(chǔ)器芯片的自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)過程。

表2為運(yùn)行經(jīng)過迭代調(diào)試后的存儲(chǔ)器芯片測(cè)試流程主要典型參數(shù)結(jié)果數(shù)據(jù)與芯片電參數(shù)表規(guī)定的數(shù)據(jù)范圍對(duì)比。根據(jù)對(duì)比結(jié)果可知，利用該自研超大規(guī)模集成電路測(cè)試系統(tǒng)開展某型靜態(tài)存儲(chǔ)器芯片自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)，所有測(cè)試試驗(yàn)結(jié)果均在電參數(shù)表要求范圍內(nèi)，滿足要求。

表2 存儲(chǔ)器芯片典型參數(shù)測(cè)試結(jié)果與電參數(shù)表要求范圍對(duì)比

5 結(jié)束語(yǔ)

隨著集成電路工藝的不斷發(fā)展，國(guó)內(nèi)外市場(chǎng)對(duì)于超大規(guī)模集成電路芯片的要求越來(lái)越高，必須通過全方位的測(cè)試驗(yàn)證其強(qiáng)大功能和高可靠性。針對(duì)國(guó)內(nèi)超大規(guī)模集成電路的測(cè)試現(xiàn)狀，通過靜態(tài)存儲(chǔ)器的自動(dòng)測(cè)試演示驗(yàn)證試驗(yàn)，有效驗(yàn)證了基于典型集成電路的自動(dòng)測(cè)試演示驗(yàn)證方法和過程，一方面為國(guó)內(nèi)新研超大規(guī)模集成電路測(cè)試系統(tǒng)推廣

前的自動(dòng)測(cè)試演示驗(yàn)證提供思路，另一方面可結(jié)合不同類型集成電路的測(cè)試需求將該方法深入應(yīng)用到各類超大規(guī)模集成電路的測(cè)試過程中。