金 鑫，楊 奇，敖學(xué)淵，張深茂

相干光接收機(jī)時(shí)鐘恢復(fù)算法的FPGA實(shí)現(xiàn)*

金 鑫，楊 奇，敖學(xué)淵，張深茂

（華中科技大學(xué)光學(xué)與電子信息學(xué)院 武漢 430074）

低軌小衛(wèi)星在進(jìn)行相干激光通信時(shí)，需要實(shí)時(shí)解決發(fā)射端與相干光接收機(jī)之間存在的時(shí)鐘偏差問題。分析了時(shí)鐘偏差對(duì)相干光接收機(jī)性能的影響，設(shè)計(jì)了一種基于Gardner算法的并行化時(shí)鐘恢復(fù)反饋環(huán)路來對(duì)時(shí)鐘的偏差進(jìn)行糾正，對(duì)各組成部分的原理進(jìn)行了說明，并在現(xiàn)場(chǎng)可編程邏輯門陣列FPGA上實(shí)現(xiàn)了該算法，將5 GSa/s的采樣信號(hào)在FPGA中以156.25 MHz主頻，分為并行32路完成時(shí)鐘同步處理，且實(shí)時(shí)時(shí)鐘同步算法僅占用FPGA的590個(gè)自適應(yīng)邏輯塊和4個(gè)乘法器單元。同時(shí)，采用自研的集成化相干光通信模塊，演示了10 Gb/s偏振復(fù)用正交相移鍵控PM-QPSK相干光通信系統(tǒng)實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果證明該方案能穩(wěn)定地補(bǔ)償本地采樣時(shí)鐘的頻率和相位偏移帶來的采樣定時(shí)誤差。以7%開銷硬判決前向糾錯(cuò)碼HD-FEC（Hard Decision Forward Error Correction）為門限，系統(tǒng)的靈敏度優(yōu)于–51 dBm。

相干接收機(jī)；時(shí)鐘恢復(fù)；Gardner算法；FPGA

引 言

近年來，傳統(tǒng)的光通信網(wǎng)絡(luò)飛速發(fā)展并且日漸成熟，“平面化”的通信網(wǎng)絡(luò)結(jié)構(gòu)開始向“立體化、多面化”的方向擴(kuò)展。衛(wèi)星通信網(wǎng)能夠?yàn)榈孛嫱ㄐ啪W(wǎng)絡(luò)無(wú)法覆蓋的地區(qū)提供全天候的通信服務(wù)，已逐漸成為了全球通信網(wǎng)絡(luò)中的重要組成部分。其中，相較于微波通信，衛(wèi)星激光通信以其安全性高、抗干擾能力強(qiáng)、傳輸速率高和使用頻帶不受限制等優(yōu)點(diǎn)，在低軌道小衛(wèi)星構(gòu)成的星座系統(tǒng)中得到了重要應(yīng)用[1]。國(guó)內(nèi)外的衛(wèi)星光通信組網(wǎng)項(xiàng)目中，多采用BPSK、QPSK、16QAM等相干光通信的調(diào)制格式，通信速率在10 Mb/s～10 Gb/s[2]。

在實(shí)時(shí)相干光通信系統(tǒng)的接收端，平衡探測(cè)器輸出的電信號(hào)經(jīng)過模數(shù)轉(zhuǎn)換器ADC（Analog to Digital Converter）采樣，得到的數(shù)字序列進(jìn)入現(xiàn)場(chǎng)可編程門陣列FPGA（Field Programmable Gate Array,）進(jìn)行數(shù)字信號(hào)處理。其中，由于相干光接收機(jī)在完成ADC采樣時(shí)，雖然收發(fā)端兩個(gè)時(shí)鐘的標(biāo)稱頻率相同，但不是同一個(gè)晶振源，二者仍然存在一定的時(shí)鐘偏差，這將導(dǎo)致ADC無(wú)法在最佳采樣點(diǎn)進(jìn)行信號(hào)采樣，直接影響相干接收機(jī)的性能，從而導(dǎo)致信號(hào)無(wú)法正?；謴?fù)。因此，研究相干光通信系統(tǒng)中時(shí)鐘恢復(fù)算法的FPGA實(shí)現(xiàn)，對(duì)高速相干光接收機(jī)來說是必不可少的。晏蕾[3]等人在FPGA上實(shí)現(xiàn)了基于Gardner定時(shí)誤差算法和基于Farrow結(jié)構(gòu)的內(nèi)插濾波器構(gòu)成的定時(shí)同步環(huán)路，并在符號(hào)速率為660 kbps的BPSK解調(diào)系統(tǒng)上進(jìn)行了仿真，但是信號(hào)速率不滿足小衛(wèi)星的需求，而且未在FPGA上實(shí)現(xiàn)。KIKUCHI[4]提出自適應(yīng)有限沖激響應(yīng)濾波器，能夠恢復(fù)突發(fā)模式下的時(shí)鐘不匹配，然而它需要大量的抽頭計(jì)算，使硬件實(shí)現(xiàn)復(fù)雜化。LIN[5]等人實(shí)現(xiàn)了并行匹配濾波和頻域定時(shí)同步，但在實(shí)現(xiàn)中需要大量乘法器和加法器資源來設(shè)計(jì)并行傅里葉變換結(jié)構(gòu)。周嫻[6]等人提出了一種可大規(guī)模并行運(yùn)算的全數(shù)字時(shí)鐘同步方案并進(jìn)行了仿真驗(yàn)證。趙亮[7]等人克服了傳統(tǒng)Gardner算法只適用于二電平數(shù)字基帶調(diào)制的局限性，提出了一種改進(jìn)的定時(shí)誤差檢測(cè)和內(nèi)插濾波器結(jié)構(gòu)，實(shí)現(xiàn)了四電平全數(shù)字16QAM接收機(jī)的定時(shí)同步。邵子金[8]等人設(shè)計(jì)了一種基于Gardner算法的并行化時(shí)鐘同步環(huán)路，但僅使用MATLAB進(jìn)行了仿真，尚未在實(shí)時(shí)系統(tǒng)中實(shí)現(xiàn)以評(píng)估算法的性能。王利軍[9]用FPGA實(shí)現(xiàn)了適用于突發(fā)通信的前饋時(shí)定時(shí)同步算法，該方案采用平方定時(shí)誤差算法，并使用插值算法完成定時(shí)同步，但是需要ADC實(shí)現(xiàn)4倍過采樣，限制了在更高速通信系統(tǒng)上的應(yīng)用。AMADO S B[10]等人搭建了1.25 Gbit/s的QPSK相干光通信系統(tǒng)，并在FPGA上實(shí)時(shí)實(shí)現(xiàn)了并行化的時(shí)鐘恢復(fù)算法和載波均衡算法，但是插值濾波器的實(shí)現(xiàn)需要的乘法器數(shù)量4倍于時(shí)鐘誤差檢測(cè)模塊，復(fù)雜度高。A. Josten[11]等人在FPGA上使用改進(jìn)的Godard算法，在頻率域?qū)崿F(xiàn)了定時(shí)恢復(fù)，該算法僅需ADC達(dá)到8/7倍過采樣率。ZHAO Shaohua[12]等人在頻域上進(jìn)行定時(shí)誤差檢測(cè)，在時(shí)域上調(diào)整采樣點(diǎn)，并將定時(shí)調(diào)整分為整數(shù)和分?jǐn)?shù)兩部分，搭建了仿真平臺(tái)對(duì)多種調(diào)制格式下的定時(shí)誤差進(jìn)行測(cè)試。HU[13]等人對(duì)Gardner算法進(jìn)行了改進(jìn)，用中間采樣點(diǎn)的符號(hào)代替具體采樣值，將設(shè)計(jì)的并行時(shí)鐘同步算法在FPGA上實(shí)現(xiàn)后，在Modelsim中進(jìn)行了仿真。HAO[14]等人提出了一種基于指數(shù)相關(guān)重排的并行先入先出FIFO（First Input First Output）存儲(chǔ)器和串行數(shù)字時(shí)鐘同步雙反饋環(huán)路構(gòu)成的聯(lián)合方案，并在FPGA上實(shí)現(xiàn)了對(duì)20 Gb/s 16QAM系統(tǒng)的時(shí)鐘同步。

實(shí)時(shí)系統(tǒng)中，時(shí)鐘同步算法的實(shí)現(xiàn)主要考慮ADC采樣率和算法的計(jì)算復(fù)雜度兩個(gè)因素。如上所述，對(duì)于時(shí)鐘同步的算法及其FPGA實(shí)現(xiàn)，有許多研究成果。但是對(duì)基于FPGA的實(shí)時(shí)相干光通信系統(tǒng)，自適應(yīng)濾波器或者傅里葉變換實(shí)現(xiàn)復(fù)雜；在全數(shù)字時(shí)鐘同步算法的并行化結(jié)構(gòu)中，每條支路都需要一個(gè)數(shù)控振蕩器與插值濾波器，這極大增加了硬件資源的消耗。因此，本文基于Gardner時(shí)鐘誤差檢測(cè)算法在FPGA上實(shí)現(xiàn)了并行化的數(shù)?；旌闲蜁r(shí)鐘恢復(fù)方案，ADC只需達(dá)到2倍過采樣率，用模擬器件壓控振蕩器VCO（Voltage Controlled Oscillator）代替數(shù)字插值濾波器和數(shù)控振蕩器從而降低了FPGA實(shí)現(xiàn)難度和資源消耗。另外一方面，為了適應(yīng)衛(wèi)星光通信終端的小型化和集成化需求，本文自行研發(fā)的收發(fā)一體相干光通信電路板集成了FPGA芯片、ADC芯片、雙偏振IQ調(diào)制器和集成相干接收機(jī)等器件，并在此基礎(chǔ)上通過實(shí)驗(yàn)演示了一個(gè)10 Gb/s PM-QPSK（Polarization Multiplexed Quadrature Phase Shift Keying）相干光通信系統(tǒng)。實(shí)驗(yàn)結(jié)果表明，該方案能夠穩(wěn)定地補(bǔ)償由于收發(fā)兩端的時(shí)鐘不同步帶來的定時(shí)誤差。

1 時(shí)鐘恢復(fù)原理與方案設(shè)計(jì)

在相干光通信系統(tǒng)中，接收的信號(hào)需要經(jīng)過ADC采樣。由于接收端和發(fā)射端的時(shí)鐘源是相互獨(dú)立的，即二者的時(shí)鐘頻率和時(shí)鐘相位一般不同，因此接收端的ADC無(wú)法保證在最佳采樣點(diǎn)上進(jìn)行采樣，再加上本地時(shí)鐘源自身的非理想性，會(huì)導(dǎo)致得到的異步序列存在相位誤差，且不斷累積，最終系統(tǒng)誤碼率BER（Bit Error Ratio）惡化，無(wú)法正常工作。

圖1 數(shù)?；旌闲蜁r(shí)鐘恢復(fù)算法反饋環(huán)路

1.1 時(shí)鐘誤差檢測(cè)器TED

常見的反饋式時(shí)鐘誤差估計(jì)算法有Mueller算法[15]、早遲門算法[16]、數(shù)字濾波平方算法[17]和Gardner算法[18]等，其中Gardner算法只需要ADC達(dá)到2倍過采樣率，且具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)復(fù)雜度低和對(duì)于載波相位不敏感的優(yōu)點(diǎn)而得到廣泛的應(yīng)用。本文采用的正是Gardner算法。

圖2 并行化Gardner定時(shí)誤差檢測(cè)結(jié)構(gòu)圖

1.2 環(huán)路濾波器LF

信道和系統(tǒng)中的各種噪聲會(huì)造成結(jié)果的抖動(dòng)，因此得到時(shí)鐘誤差后，需要環(huán)路濾波器LF（Loop Filter）濾除噪聲，得到平穩(wěn)分量。本文采用比例-積分環(huán)路濾波器[19]跟蹤頻率和相位偏差。其中，比例環(huán)路LP（Loop Proportional）、積分環(huán)路LI（Loop Integral）和LF的輸出分別如式（4）、（5）、（6）所示：

1.3 定時(shí)控制器Timing Controller

在全數(shù)字Gardner定時(shí)同步環(huán)路中，定時(shí)誤差的校正采用插值濾波的方法實(shí)現(xiàn)，然而在FPGA芯片中對(duì)高速數(shù)據(jù)流進(jìn)行插值濾波復(fù)雜度較高。因此，本文使用集成在FPGA開發(fā)板上的模擬器件VCO，并通過一個(gè)DAC驅(qū)動(dòng)來改變本地時(shí)鐘振蕩頻率，從而和數(shù)字域的時(shí)鐘誤差檢測(cè)器以及環(huán)路濾波器構(gòu)成數(shù)?；旌闲头答伃h(huán)路。

2 實(shí)驗(yàn)裝置

本文設(shè)計(jì)了一套PM-QPSK相干光通信系統(tǒng)，系統(tǒng)結(jié)構(gòu)如圖3所示。收發(fā)兩端選用的FPGA芯片均為Altera Stratix Ⅴ系列的5SGSMD8K2F40C3。其中發(fā)射端用于調(diào)制的PRBS信號(hào)以及接收端的實(shí)時(shí)化時(shí)鐘恢復(fù)算法都在FPGA中完成。圖4（a）為實(shí)驗(yàn)平臺(tái)的實(shí)物圖。圖4（b）展示了本文使用的自研集成數(shù)字相干模塊。其中1為FPGA，2:為雙偏振IQ調(diào)制器，3為集成相干接收機(jī)，4為模數(shù)轉(zhuǎn)換器在系統(tǒng)的發(fā)射端，采用TSP-1000多通道可調(diào)諧光源作為載波光源，線寬小于100 kHz，產(chǎn)生波長(zhǎng)為1550 nm的信號(hào)光和本振光。FPGA工作在頻率為156.25 MHz的時(shí)鐘下，產(chǎn)生64 bit的PRBS23序列，以電信號(hào)的形式通過4路IO口并經(jīng)過功率放大器放大后，送入雙偏振IQ調(diào)制器進(jìn)行電光調(diào)制，其中4條支路上信號(hào)速率均為2.5 Gb/s。

圖3 PM-QPSK相干光通信系統(tǒng)框圖

圖4 實(shí)物圖

3 實(shí)驗(yàn)結(jié)果與分析

本文首先通過MATLAB仿真研究了時(shí)鐘偏差對(duì)相干光通信系統(tǒng)性能的影響，圖5和圖6分別為采樣時(shí)鐘與相干發(fā)射機(jī)時(shí)鐘存在固定相位差和固定頻率差時(shí)的QPSK系統(tǒng)的星座圖，其中b為碼元時(shí)隙，b為碼元速率?？梢钥吹剑S著采樣時(shí)鐘相位偏差的增大，信號(hào)的星座圖越發(fā)彌散。而采樣時(shí)鐘的頻率差會(huì)導(dǎo)致采樣時(shí)刻偏差的周期性變化，對(duì)相干系統(tǒng)性能的影響更大。

圖5 不同采樣時(shí)鐘相位差下的星座圖

圖6 不同采樣時(shí)鐘頻率差下的星座圖

通過SignalTapⅡ?qū)r(shí)鐘恢復(fù)反饋環(huán)路各部分的工作情況實(shí)時(shí)導(dǎo)入到MATLAB中，在MATLAB中采樣信號(hào)進(jìn)行降采樣，從而每個(gè)符號(hào)獲得1個(gè)采樣點(diǎn)，最后再進(jìn)行自適應(yīng)均衡、載波恢復(fù)和QPSK解調(diào)。圖7為在FPGA中加載時(shí)鐘恢復(fù)算法前后，偏振態(tài)輸出信號(hào)的星座圖。由于采樣點(diǎn)的偏移，圖7（a）顯示出沒有完全恢復(fù)出原始信號(hào)。圖7（b）的星座圖展現(xiàn)了清晰的QPSK調(diào)制信號(hào)，經(jīng)計(jì)算誤碼率為零，從而驗(yàn)證了FPGA中時(shí)鐘恢復(fù)算法的有效性。

如圖8所示在FPGA上加載時(shí)鐘恢復(fù)算法，反饋環(huán)路經(jīng)過一段時(shí)間的跟蹤和捕獲后，時(shí)鐘誤差檢測(cè)器TED的輸出即時(shí)鐘的定時(shí)誤差收斂在0附近，說明時(shí)鐘的偏差得到了有效糾正，環(huán)路濾波器LF的輸出和DAC的有效值均圍繞某個(gè)確定值波動(dòng)，這表明實(shí)時(shí)化時(shí)鐘恢復(fù)算法收斂，反饋環(huán)路保持穩(wěn)定。資源占用方面，時(shí)鐘恢復(fù)算法在FPGA中僅使用590個(gè)自適應(yīng)邏輯塊ALMs（Adaptive Logic Modules）和4個(gè)DSP乘法模塊。

圖7 Y偏振態(tài)星座圖

圖8 時(shí)鐘恢復(fù)反饋環(huán)路工作情況

最后測(cè)試了背靠背條件下，系統(tǒng)BER與接收光功率的關(guān)系如圖9所示，利用可調(diào)節(jié)光衰減器，逐漸將接收機(jī)的接收光功率ROP（Received Optical Power）從–43 dBm降低到–51 dBm。當(dāng)接收光功率為–48 dBm時(shí)，誤碼率約為1.45×10–4，低于KP4前向糾錯(cuò)碼KP4-FEC（KP4-Forward Error Correction）FEC的門限（BER=2.4×10–4）。接收光功率為–51 dBm時(shí)的誤碼率為1.56×10–3，低于7%開銷的硬判決前向糾錯(cuò)碼HD-FEC（Hard-Decision-Forward Error Correction）的閾值門限（BER=3.8×10–3）。實(shí)驗(yàn)中所用的光功率計(jì)精度限制了更低接收機(jī)功率下的誤碼率測(cè)試，預(yù)計(jì)系統(tǒng)的靈敏度優(yōu)于–51 dBm。

圖9 系統(tǒng)BER與接收光功率關(guān)系曲線圖

4 結(jié)束語(yǔ)

本文設(shè)計(jì)了一套10 Gb/s PM-QPSK相干光通信系統(tǒng)，在FPGA芯片上實(shí)現(xiàn)了并行架構(gòu)的實(shí)時(shí)時(shí)鐘恢復(fù)算法，并進(jìn)行了實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)結(jié)果證明了時(shí)鐘偏差的有效校正和定時(shí)反饋環(huán)路的穩(wěn)定工作。以7 %開銷HD-FEC為門限，系統(tǒng)的靈敏度優(yōu)于–51 dBm。

[1] 劉向南, 李春才, 李曉亮, 等. 天地一體化信息網(wǎng)絡(luò)空間激光通信新技術(shù)[J]. 遙測(cè)遙控, 2019, 40(1): 1–7.

LIU Xiangnan, LI Chuncai, LI Xiaoliang, et al. New technologies of space laser communication for the space-ground integrated information network[J]. Journal of Telemetry, Tracking and Command, 2019, 40(1): 1–7.

[2] 崔瀟. 衛(wèi)星光通信關(guān)鍵技術(shù)及發(fā)展態(tài)勢(shì)分析[J]. 信息通信技術(shù)與政策, 2021(11): 65–72.

CUI Xiao. Analysis of key technologies and development trend of satellite optical communication[J].Information and Communications Technology and Policy, 2021(11): 65–72.

[3] 晏蕾, 余榮, 梅順良. 全數(shù)字接收機(jī)中定時(shí)同步算法和實(shí)現(xiàn)[J]. 電子技術(shù)應(yīng)用, 2005(12): 45–47.

[4] KIKUCHI K. Clock recovering characteristics of adaptive finite-impulse-response filters in digital coherent optical receivers[J]. Optics Express, 2011, 19(6): 5611–5619.

[5] LIN Changxing, ZHANG Jian, SHAO Beibei. A high speed parallel timing recovery algorithm and its FPGA implementation[C]// 2nd International Symposium on Intelligence Information Processing and Trusted Computing, 2011.

[6] 周嫻. 100 Gbps PM-(D)QPSK相干光傳輸系統(tǒng)DSP算法研究[D]. 北京: 北京郵電大學(xué), 2011.

[7] 趙亮, 李競(jìng)翔, 杜玉海, 等. 一種改進(jìn)的符號(hào)定時(shí)同步算法的研究[J]. 電波科學(xué)學(xué)報(bào), 2013, 28(4): 749–753.

ZHAO Liang, LI Jingxiang, DU Yuhai, et al. An improved symbol timing synchronization algorithm[J]. Chinese Journal of Radio Science, 2013, 28(4): 749–753.

[8] 邵子金, 馮磊, 張軍, 等. 一種星間激光通信高速并行定時(shí)恢復(fù)算法設(shè)計(jì)[J]. 電子設(shè)計(jì)工程, 2018, 26(21): 86–89.

SHAO Zijin, FENG Lei, ZHANG Jun, et al. A parallel timing synchronization algorithm design for inter?satellite high speed laser communication[J]. Electronic Design Engineering, 2018, 26(21): 86–89.

[9] 王利軍. 突發(fā)通信定時(shí)同步算法的FPGA實(shí)現(xiàn)[J]. 科技信息, 2013(21): 97–98.

[10] AMADO S B, FERREIRA R, COSTA P S, et al. Clock and carrier recovery in high- speed coherent optical communication systems[C]// Second International Conference on Applications of Optics and Photonics, 2014.

[11] JOSTEN A, BAEUERLE B, EPPENBERGER M, et al. 168 Gb/s line rate real-time PAM receiver enabled by timing recovery with 8/7 oversampling in a single FPGA[C]// Optical Fiber Communications Conference and Exhibition, 2017.

[12] ZHAO Shaohua, WANG Youzheng, QI Tingyu, et al. Parallel structure of all digital timing synchronization and realization of FPGA[C]// 3rd Advanced Information Technology, Electronic and Automation Control Conference, 2018.

[13] HU Jiao, ZHU Lichen, WANG Jianpeng. The implementation of high speed parallel timing synchronization algorithm based on FPGA[C]// 10th International Conference on Communication Software and Networks, 2018.

[14] HAO Xin, WU Qiuyu, WANG Zhaohui, et al. Parallel timing synchronization algorithm and its implementation in high speed wireless communication systems[C]// International Conference on Electronics, Information, 2019.

[15] MUELLER K, MULLER M. Timing recovery in digital synchronous data receivers[J]. IEEE Transactions On Communications, 1976, 24(5): 516–531.

[16] LOUVEAUX J, VANDENDORPE L, CUVELIER L, et al. An early-late timing recovery scheme for filter-bank-based multicarrier transmission[J]. IEEE Transactions on Communications, 2000, 10(48): 1746–1754.

[17] OERDER M. HEYR H. Digital filter and square timing recovery[J]. IEEE Transactions on Communications, 1988, 36(5): 605–612.

[18] GARDNER F. A BPSK/QPSK Timing-error detector for sampled receivers[J]. IEEE Transactions on Communications, 1986, 34(5): 423–429.

[19] MAYA J A, CASCO N A, RONCAGLIOLO P A, et al. A high data rate BPSK receiver implementation in FPGA for high dynamics applications[C]// Southern Conference on Programmable Logic (SPL), 2011.

FPGA implementation of clock recovery algorithm for coherent optical receiver

JIN Xin, YANG Qi, AO Xueyuan, ZHANG Shenmao

（School of Optical and Electronic Information, Huazhong University of Science and Technology, Wuhan 430074, China）

When low-orbit small satellites carry out coherent laser communication, it is necessary to solve the clock deviation problem between the transmitter and the coherent optical receiver in real time. In this paper, the influence of clock deviation on the performance of coherent optical receiver is analyzed, a parallelized clock recovery feedback loop based on Gardner algorithm is designed to correct the clock deviation, and the principle of each component is explained. The algorithm is implemented on FPGA by dividing the 5 GSa/s sampling signals into 32 parallel channels in the FPGA with the main frequency of 156.25 MHz to complete the clock synchronization processing, and the real-time clock synchronization algorithm only occupies 590 adaptive logic blocks and 4 multiplier units of the FPGA. At the same time, the self-developed integrated coherent optical communication module was used to demonstrate the 10 Gb/s PM-QPSK coherent optical communication system experiment. The experimental results show that the scheme can stably compensate the sampling timing error caused by the frequency and phase offset of the local sampling clock. The HD-FEC(Hard Decision Forward Error Correction) code with 7% overhead is used as the threshold, the sensitivity of the system is better than –51 dBm.

Coherent receiver; Clock recovery; Gardner algorithm; FPGA

TN929.11

A

CN11-1780(2022)04-0106-07

10.12347/j.ycyk.20220324001

金鑫, 楊奇, 敖學(xué)淵, 等.相干光接收機(jī)時(shí)鐘恢復(fù)算法的FPGA實(shí)現(xiàn)[J]. 遙測(cè)遙控, 2022, 43(4): 106–112.

10.12347/j.ycyk.20220324001

: JIN Xin, YANG Qi, AO Xueyuan, et al. FPGA implementation of clock recovery algorithm for coherent optical receiver[J]. Journal of Telemetry, Tracking and Command, 2022, 43(4): 106–112.

國(guó)家重點(diǎn)研發(fā)計(jì)劃項(xiàng)目（2018YFB1801303）

楊奇（yangqi@hust.edu.cn）

2022-03-24

2022-04-28

Website: ycyk.brit.com.cn Email: ycyk704@163.com

金 鑫 1995年生，碩士研究生，主要研究方向?yàn)楣馔ㄐ艑?shí)時(shí)信號(hào)處理。

楊 奇 1981年生，教授，博士生導(dǎo)師，主要研究方向?yàn)槌笕萘?、超高速、超遠(yuǎn)距離光傳輸和實(shí)時(shí)信號(hào)采集與信號(hào)處理等。

敖學(xué)淵 1996年生，博士研究生，主要研究方向?yàn)閷?shí)時(shí)相干光通信系統(tǒng)。

張深茂 1996年生，博士研究生，主要研究方向?yàn)槎叹喙饫w通信和空間激光通信。

(本文編輯：潘三英)