沈志春，夏玥，張清貴，劉心舸，吳欣延

珠海晶通科技有限公司，廣東，珠海，519000

0 引言

眾所周知，光刻機(jī)是生產(chǎn)芯片的關(guān)鍵部分，先進(jìn)的半導(dǎo)體制程技術(shù)光刻機(jī)可以生產(chǎn)出高性能、低成本、低功耗的芯片。而芯片是現(xiàn)代工業(yè)的大腦，是人們生活離不開的時(shí)代產(chǎn)物，從航空航天器、軍用戰(zhàn)斗機(jī)、工業(yè)自動(dòng)化機(jī)器手臂、出門駕駛的汽車，到手上拿的手機(jī)、家用電器等，芯片無處不在[1-4]。芯片遠(yuǎn)超鋼鐵石油成為我國進(jìn)口額度第一，高達(dá)數(shù)萬億。提升國力離不開芯片的研發(fā)，而制造芯片的半導(dǎo)體制程技術(shù)又是我們需要攻克的難關(guān)。

本文介紹了全球半導(dǎo)體制程前沿技術(shù)及新型晶體管結(jié)構(gòu)，結(jié)合目前成熟的工藝制程技術(shù)對(duì)工藝制程發(fā)展所面臨的問題進(jìn)行分析，提出了三種新型的晶體管結(jié)構(gòu)，為未來更先進(jìn)的半導(dǎo)體制程技術(shù)的發(fā)展提供選擇。

1 半導(dǎo)體制程技術(shù)

工藝節(jié)點(diǎn)（nodes）是反映半導(dǎo)體制程工藝水平最直接的參數(shù)，目前主流的節(jié)點(diǎn)有0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、40nm、28nm、20nm、16/14nm、10nm、7nm、5nm、4nm。傳統(tǒng)上（在28nm節(jié)點(diǎn)以前），節(jié)點(diǎn)的數(shù)值一般指MOS管柵極的最小長度（gatelength），也有用第二層金屬層（M2）走線的最小間距（pitch）作為節(jié)點(diǎn)指標(biāo)的。

節(jié)點(diǎn)的尺寸數(shù)值基本上和晶體管的長寬成正比，每一個(gè)節(jié)點(diǎn)基本上是前一個(gè)節(jié)點(diǎn)的0.7倍。這樣一來，由于0.7×0.7=0.49，所以每一代工藝節(jié)點(diǎn)上晶體管的面積都比上一代小大約一半，也就是說單位面積上的晶體管數(shù)量翻了一番，這也是著名的摩爾定律（Moore's Law）的基礎(chǔ)所在。一般而言，大約18～24個(gè)月，工藝節(jié)點(diǎn)就會(huì)發(fā)展一代。

由此可見，半導(dǎo)體制程技術(shù)的發(fā)展史本質(zhì)就是半導(dǎo)體工藝節(jié)點(diǎn)的縮小史。自平面MOSFET器件工藝誕生后，特征尺寸就隨著摩爾定律的指引在不停地縮小。在晶體管特征尺寸微縮的過程中，雖然也遇到過各種困難，但是通過將鋁互聯(lián)改成銅互聯(lián)，在柵極加入High-k材料、引入Stress engineering等方法都可以在不改變平面器件工藝的情況下把尺寸做小。但是當(dāng)柵極長度逼近20nm門檻時(shí)，對(duì)電流的控制能力急劇下降，漏電率也在升高，傳統(tǒng)的平面MOSFET看似走到了盡頭，材料的改變也無法解決問題。

為此，加州大學(xué)伯克利分校的胡正明教授給出了新的設(shè)計(jì)方案，也就是FinFET晶體管，又稱鰭式場效應(yīng)晶體管。在FinFET中，溝道不再是二維的，而是三維的“鰭（Fin）”形狀，柵極則是三維圍繞著“鰭”，這就大大增加了柵極對(duì)于溝道的控制能力，從而解決漏電問題。在28nm及以前的半導(dǎo)體制程技術(shù)所用到的是經(jīng)典的平面型晶體管FinFET，自22nm節(jié)點(diǎn)上被英特爾首次采用，鰭式場效應(yīng)晶體管（FinFET）在過去的十年里成了半導(dǎo)體器件的主流結(jié)構(gòu)[5-6]。

圖1平面型晶體管結(jié)構(gòu)與鰭式晶體管結(jié)構(gòu)

如圖1所示，鰭式晶體管結(jié)構(gòu)FinFET相比較于平面型晶體管MOSFET，鰭式晶體管結(jié)構(gòu)的柵極對(duì)通道內(nèi)電場的控制能力大幅提升。平面型晶體管柵極與通道的接觸面積僅僅是由通道的寬度w決定的，而在鰭式晶體管中則是由w+2h決定。更大的接觸面積導(dǎo)致了通道內(nèi)電流傳輸?shù)臋M截面積更大，因而對(duì)應(yīng)的電阻更小、電流更大。

鰭式晶體管除了實(shí)現(xiàn)對(duì)通道更好的控制，另一個(gè)重要改進(jìn)是允許柵極的長度進(jìn)一步縮小。在平面型晶體管中，源極和漏極的產(chǎn)生是通過離子注入實(shí)現(xiàn)的。而在鰭式晶體管中，源極和漏極則是在柵極做好之后直接在鰭上外延生長（Source-Drain Epitaxy）。此時(shí)由于柵極的阻斷，不會(huì)出現(xiàn)擴(kuò)散層，也因此不會(huì)有短溝效應(yīng)的問題。

2 半導(dǎo)體制程前沿技術(shù)現(xiàn)狀

胡正明教授2001年在學(xué)界正式提出FinFET方案，但真正被商業(yè)落實(shí)還是在十年以后。英特爾在FinFET工藝上率先出手，2011年推出了商業(yè)化的22nm FinFET工藝技術(shù)。隨后包括臺(tái)積電在內(nèi)的全球各大半導(dǎo)體廠商積極跟進(jìn)，陸續(xù)轉(zhuǎn)進(jìn)到FinFET工藝中。從16/14nm開始，F(xiàn)inFET成了半導(dǎo)體器件的主流選擇，成功地推動(dòng)了從22nm到5nm等數(shù)代半導(dǎo)體工藝的發(fā)展，并擴(kuò)展到3nm工藝節(jié)點(diǎn)。自2011年至今，全球最先進(jìn)的前七大半導(dǎo)體廠商使用FinFET工藝制程進(jìn)展如表1所示。

表1 鰭式場效應(yīng)晶體管工藝制程全球前七大廠商進(jìn)展

近十年間，F(xiàn)inFET技術(shù)成功延續(xù)了摩爾定律，但時(shí)至今日，隨著摩爾定律失速，F(xiàn)inFET也仿佛走到了盡頭。

然而到了4nm節(jié)點(diǎn)之后，鰭式結(jié)構(gòu)已經(jīng)很難滿足晶體管所需的靜電控制，其漏電現(xiàn)象在尺寸進(jìn)一步縮小的情況下急劇惡化。因此，半導(dǎo)體行業(yè)急切需要一個(gè)新的解決方案在未來節(jié)點(diǎn)中替代鰭式晶體管結(jié)構(gòu)。然而，新的晶體管結(jié)構(gòu)需要盡量滿足以下三個(gè)需求：

（1）新結(jié)構(gòu)所需的生產(chǎn)工藝應(yīng)該與鰭式晶體管相似，可以繼續(xù)使用現(xiàn)有的設(shè)備以及技術(shù)成果；（2）新結(jié)構(gòu)應(yīng)實(shí)現(xiàn)對(duì)通道更好的控制，例如柵極與通道之間的接觸面積更大；（3）新結(jié)構(gòu)帶來的寄生電容和電阻問題應(yīng)得到顯著改善。

3 半導(dǎo)體新型晶體管結(jié)構(gòu)

為了半導(dǎo)體制程技術(shù)能夠朝著更小的工藝節(jié)點(diǎn)3nm/2nm/1nm/0.7nm制程技術(shù)順利發(fā)展，同時(shí)為了滿足上一節(jié)中提出的三點(diǎn)需求，提出以下幾種新的晶體管結(jié)構(gòu)來替代鰭式晶體管結(jié)構(gòu)。

（1）全環(huán)繞柵極（Gate-all-around，GAA）。這是一種繼續(xù)延續(xù)現(xiàn)有半導(dǎo)體技術(shù)路線的新興技術(shù)，可進(jìn)一步增強(qiáng)柵極的控制能力，克服當(dāng)前技術(shù)的物理縮放比例和性能限制。此晶體管結(jié)構(gòu)為基礎(chǔ)的MBCFET架構(gòu)，解決了FinFET因制程微縮產(chǎn)生電流控制漏電的物理極限問題。MBCFET和FinFET有相同的理念，不同之處在于GAA的柵極對(duì)溝道四面包裹，源極和漏極不再和基底接觸。GAA晶體管結(jié)構(gòu)能夠提供比FinFET結(jié)構(gòu)更好的靜電特性，可滿足某些柵極對(duì)寬度的需求。這主要體現(xiàn)在同等尺寸結(jié)構(gòu)下，GAA溝道控制能力增強(qiáng)，給尺寸進(jìn)一步微縮提供了可能；傳統(tǒng)FinFET的溝道僅三面被柵極包圍，GAA以納米線溝道設(shè)計(jì)為例，溝道的整個(gè)外輪廓都被柵極完全包裹住，意味著柵極對(duì)溝道的控制性能更好。全環(huán)繞柵極GAA晶體管的結(jié)構(gòu)如圖2所示，根據(jù)源極與漏極之間通道的長寬比不同，分為納米線結(jié)構(gòu)以及納米片結(jié)構(gòu)兩種。在早期的研發(fā)中，包括IMEC和IBM等機(jī)構(gòu)的早期工藝均采用的是納米線結(jié)構(gòu)。這是因?yàn)檩^高的長寬比很難控制納米線與納米線之間的刻蝕與薄膜生長。隨著工藝的逐漸進(jìn)步，在即將到來的2nm與3nm節(jié)點(diǎn)，臺(tái)積電三星等眾多廠商將會(huì)采用納米片結(jié)構(gòu)來實(shí)現(xiàn)更大的接觸面積。而在納米片之后，工業(yè)界可能會(huì)重新回到納米線，因?yàn)榧{米線可以允許更小的間距以及更大的表面積/體積比[7-8]。

圖2 GAA全環(huán)繞柵極納米線和納米片結(jié)構(gòu)

據(jù)eenews消息，三星代工廠流片了基于環(huán)柵（GAA）晶體管架構(gòu)的3nm芯片，通過使用納米片（Nanosheet）制造出了MBCFET（多橋通道場效應(yīng)管），可顯著增強(qiáng)晶體管性能，主要取代FinFET晶體管技術(shù)。與7nm FinFET制造工藝相比，3nm GAA技術(shù)的邏輯面積效率提高了35%以上，功耗降低50%，邏輯面積減少45%。

（2）Forksheet的架構(gòu)。Forksheet可以理解為Nanosheet的自然延伸，具有超出2nm技術(shù)節(jié)點(diǎn)的額外縮放性能。Forksheet的nFET和pFET集成在同一結(jié)構(gòu)中，由介電墻將nFET和pFET隔開。這個(gè)技術(shù)的優(yōu)勢就在于它有更緊密的n到p的間距，并減少面積縮放。與Nanosheet FET相比，在相同制程下，F(xiàn)orksheet FET的電路更加緊湊。在從平面晶體管到FinFET再到Nanosheet的進(jìn)化過程中，可以將Forksheet視為下一個(gè)發(fā)展路徑。在這種架構(gòu)中，sheet由叉形柵極結(jié)構(gòu)控制，在柵極圖案化之前，通過在pMOS和nMOS器件之間引入介電層來實(shí)現(xiàn)。這個(gè)介電層從物理上隔離了p柵溝槽和n柵溝槽，使得n-to-p間距比FinFET或nanosheet器件更緊密。通過仿真，IMEC預(yù)計(jì)forksheet具有理想的面積和性能微縮性，以及更低的寄生電容。Forksheet結(jié)構(gòu)可能是半導(dǎo)體制程發(fā)展到2nm的可供選擇的一種類型的晶體管結(jié)構(gòu)，如圖3所示。

圖3 Forksheet的架構(gòu)

（3）CFET結(jié)構(gòu)。CFET即Complementary FETs（互補(bǔ)場效應(yīng)晶體管），由兩個(gè)獨(dú)立的Nanosheet FET（p型和n型）組成，是一種把p型納米線疊在n型納米線上的結(jié)構(gòu)。通過這種疊加的形式，CFET實(shí)現(xiàn)了一種折疊的概念，借此消除了n-to-p分離的瓶頸，能夠?qū)卧性磪^(qū)域的面積減少2倍。CFET技術(shù)的一個(gè)顯著特征是與納米片拓?fù)浣Y(jié)構(gòu)具有很強(qiáng)的相似性，其新穎之處在于pFET和nFET納米片的垂直放置。CFET拓?fù)淅昧说湫偷腃MOS邏輯應(yīng)用，其中將公共輸入信號(hào)施加到nFET和pFET器件的柵極，CFET結(jié)構(gòu)可能是半導(dǎo)體制程發(fā)展到1nm的另一種類型的晶體管結(jié)構(gòu)。其結(jié)構(gòu)如圖4所示。

圖4 CFET晶體管結(jié)構(gòu)

但隨著制程技術(shù)越來越接近物理極限，想要把芯片繼續(xù)做薄做小，先進(jìn)制程也并不是唯一的道路，材料、封裝等也都可以成為發(fā)展方向。

4 結(jié)語

作為備受關(guān)注的半導(dǎo)體產(chǎn)業(yè)，人們對(duì)于制造工藝和晶體管構(gòu)型一直在不斷探索，從傳統(tǒng)平面型晶體管MOSFET到FinFET工藝，再到GAA環(huán)繞閘極和CFET結(jié)構(gòu)，不斷升級(jí)的制造工藝同時(shí)改變著晶體管的結(jié)構(gòu)。但無論如何，隨著制造尺度來到納米級(jí)別，晶體管構(gòu)型的升級(jí)將變得越來越頻繁，CFET結(jié)構(gòu)工藝之后，還會(huì)有更先進(jìn)的工藝不斷出現(xiàn)。不過半導(dǎo)體制程技術(shù)已經(jīng)不再像十年前那樣呈現(xiàn)線性進(jìn)步，特別是到了0.7nm甚至是越來越接近原子尺度的情況下，半導(dǎo)體似乎逐漸走到了極限。