龐立鵬，潘福躍，蘇小波

（中科芯集成電路有限公司，江蘇無錫 214072）

1 引言

流水線模數(shù)轉(zhuǎn)換器（Analog-to-Digital Converter，ADC）廣泛應(yīng)用于需要高采樣率和高分辨率的無線通信領(lǐng)域[1]。近年來，隨著便攜式終端產(chǎn)品的飛速發(fā)展，不僅要求ADC 具有高采樣率和高分辨率，對(duì)其功耗也提出了較高的要求。基于開關(guān)電容電路的流水線ADC 分辨率達(dá)14 位，采樣率超500 MS/s[2-3]，但是其依賴于高增益帶寬運(yùn)算放大器，因此功耗較高?；谏龎弘姾赊D(zhuǎn)移（Boost-Charge Transfer，BCT）技術(shù)的電荷域流水線ADC 是一種不使用高增益和超寬帶寬運(yùn)算放大器的ADC[4-7]，因此能夠在實(shí)現(xiàn)高采樣率和高精度的同時(shí)具備較低的功耗。要實(shí)現(xiàn)高速和高精度的電荷域流水線ADC，最核心的問題就是電荷信號(hào)的存儲(chǔ)傳輸、比較量化以及加減運(yùn)算等關(guān)鍵步驟在現(xiàn)有的CMOS 工藝條件下能夠高效并精確地實(shí)現(xiàn)，因此必須開發(fā)一種適用于普通CMOS 工藝的高精度電荷信號(hào)傳輸電路。文獻(xiàn)[5]中采用了一種具有代表性的電荷信號(hào)傳輸電路，但是由于信號(hào)傳輸管源漏電壓差的限制，其傳輸信號(hào)擺幅受到較大的限制。

本文提出了一種基于普通CMOS 工藝的高精度大擺幅電荷傳輸電路，采用柵壓自舉技術(shù)，在實(shí)現(xiàn)高精度電荷傳輸控制的同時(shí)，具備較高的模擬輸入擺幅?；谠撾姾蓚鬏旊娐?，采用0.18 μm CMOS 工藝設(shè)計(jì)了一款低功耗14 位200 MS/s 電荷域流水線ADC，并進(jìn)行了流片和相應(yīng)的測(cè)試分析。

2 柵壓自舉電荷傳輸電路設(shè)計(jì)

2.1 現(xiàn)有電荷傳輸電路

現(xiàn)有高效電荷傳輸電路實(shí)現(xiàn)方式如圖1（a）所示，電荷信號(hào)傳輸MOSFET 管S 的柵極電壓VG被連接到由MOSFET 管M1、M2 和M3 構(gòu)成的運(yùn)算放大器1 的輸出端，運(yùn)算放大器1 的輸出端電荷傳輸之前，S 管處于關(guān)斷狀態(tài)，待傳輸電荷被存儲(chǔ)在電容C1上。其工作電壓波形如圖1（b）所示，在t0時(shí)刻控制信號(hào)時(shí)鐘Ck1和Ck1n的電壓發(fā)生跳變，S 管漏端電壓VNi突變到一個(gè)低電位，而源端電壓VNo突變到高電位，運(yùn)算放大器將會(huì)響應(yīng)該變化并驅(qū)動(dòng)S 管導(dǎo)通；在t1時(shí)刻，當(dāng)VNi上升到VR時(shí)，VG逐漸降低到截止電壓Vth，S 管重新關(guān)斷，電荷傳輸過程結(jié)束，其中VR由共源共柵運(yùn)算放大器的靜態(tài)工作點(diǎn)確定。

當(dāng)電荷傳輸結(jié)束時(shí)，MOSFET 管S 的源和漏兩端保持了一個(gè)壓差VDS，為保證電荷傳輸過程的安全可靠，VDS通常被設(shè)置在電源電壓VDD的20%左右。在1.8 V 電源電壓條件下，VDS為0.35～0.4 V，這就明顯降低了電荷域ADC 流水線子級(jí)電路能處理的輸入模擬信號(hào)擺幅范圍。

2.2 柵壓自舉電荷傳輸電路設(shè)計(jì)

圖1 的信號(hào)傳輸電路中，主要與輸入信號(hào)擺幅相關(guān)的信號(hào)節(jié)點(diǎn)為電荷傳輸管MOSFET 管S 的柵、漏、源和襯底4 端。由于在實(shí)際電路中，源端和漏端分別屬于前后相連的2 個(gè)子級(jí)電路，因此源端的電容是漏端電容的2N 倍（N 為源端所在子級(jí)電路的位數(shù)），導(dǎo)致電荷傳輸時(shí)漏端電壓下降幅度是源端的2N 倍，因此電路的有效信號(hào)擺幅VA主要表現(xiàn)為漏端電壓下降幅度，即：

圖1 現(xiàn)有增強(qiáng)型電荷傳輸電路結(jié)構(gòu)和工作電壓波形

其中VCK1n為控制信號(hào)時(shí)鐘CK1n的高電平電壓。在低電壓條件下，VDS沒有優(yōu)化空間；VCK1n電壓為芯片的全局性基準(zhǔn)電壓，實(shí)際電路中其最大值受S 管柵端電壓限制，較難達(dá)到理論最大值VDD。因此，要增大信號(hào)擺幅，必須克服VDD對(duì)VCK1n電壓的限制。

為克服VDD對(duì)擺幅的限制，本文提出了一種采用柵壓自舉技術(shù)的電荷信號(hào)傳輸電路，其電路結(jié)構(gòu)如圖2 所示。采用柵壓自舉技術(shù)（即圖2 中的柵自舉增壓電路），在電荷傳輸時(shí)將S 管柵端電壓抬高一個(gè)VDD電壓，這樣VCK1n的上限可以提高到VDD，從而增加BCT的信號(hào)擺幅。

圖2 柵壓自舉電荷傳輸電路結(jié)構(gòu)

當(dāng)進(jìn)行電荷傳輸時(shí)，柵壓自舉增壓電路處于增壓狀態(tài)，電荷傳輸MOSFET 管的柵極為高電平VDD+VNi，處于導(dǎo)通狀態(tài)；當(dāng)電荷傳輸結(jié)束后，柵壓自舉增壓電路處于充電狀態(tài)，S 管的柵極接地，處于關(guān)斷狀態(tài)。

通過采用柵壓自舉技術(shù)，VCK1n被提高到V′CK1n，達(dá)到理論上的上限VDD，由此BCT 電路的信號(hào)擺幅V′A增加了V′CK1n-VCK1n。

本文設(shè)計(jì)的柵壓自舉增壓電路的結(jié)構(gòu)如圖3 所示。當(dāng)時(shí)鐘Ck1為高電平時(shí)，MOS 管Mb2、Mb6、Mb4和Mb1 導(dǎo)通，Mb7 截止，電容Cb1開始充電至兩端電壓接近電源電壓VDD，并存儲(chǔ)VDD×Cb1的電量，柵壓自舉增壓電路處于充電狀態(tài)；當(dāng)時(shí)鐘Ck1由高變低時(shí)，MOS 管Mb2、Mb6 截止，而Mb7 和Mb4 導(dǎo)通，電源開始對(duì)結(jié)點(diǎn)的對(duì)地寄生電容充電，使結(jié)點(diǎn)電壓Vboost升高，從而使Mb1 截止，Mb5 和Mb3 導(dǎo)通，輸入信號(hào)通過Mb3 抬升電容Cb1下極板電壓直到其值等于輸入電壓VNi；由于電容Cb1上存儲(chǔ)的電荷在時(shí)鐘Ck變化過程中沒有放電回路，存儲(chǔ)在其上的電荷保持不變，電容Cbl上極板的電壓就會(huì)同步上升，直到其值等于VDD+VNi，實(shí)現(xiàn)了柵壓自舉功能，柵壓自舉增壓電路處于增壓狀態(tài)。

圖3 柵壓自舉增壓電路結(jié)構(gòu)

3 14 位200 MS/s 電荷域流水線ADC 的設(shè)計(jì)和測(cè)試結(jié)果

基于第2 節(jié)提出的柵壓自舉電荷信號(hào)傳輸電路，本文設(shè)計(jì)了一款14 位200 MS/s 電荷域流水線ADC，其架構(gòu)如圖4 所示。14 位電荷域流水線ADC 包括1個(gè)高速低失真采樣保持電路、3 個(gè)2.5 位電荷域子級(jí)、5個(gè)連續(xù)的1.5 位電荷域子級(jí)和1 個(gè)3 位Flash 級(jí)。輸入的差分模擬電壓信號(hào)Vin和Vip分別通過采樣保持電路進(jìn)行采樣并轉(zhuǎn)換為電荷域信號(hào)Qin和Qip；通過8 個(gè)電荷域子級(jí)和最終Flash 級(jí)對(duì)Qin和Qip進(jìn)行逐級(jí)處理。數(shù)字校正邏輯從所有子級(jí)獲得22 位量化輸出，并生成最終的14 位輸出碼。在14 位電荷域流水線ADC中，采用不交疊的兩項(xiàng)時(shí)鐘控制共模電荷補(bǔ)償電路。在前4 級(jí)流水線之間分別采用了前饋電荷補(bǔ)償技術(shù)來實(shí)時(shí)補(bǔ)償因輸入電荷共模電平所造成的電荷誤差。

圖4 14 位電荷域ADC 結(jié)構(gòu)

該ADC 采用1.8 V IP6M 0.18 μm CMOS 工藝設(shè)計(jì)和流片，電路模塊布局如圖5 所示。核心部分包括采樣保持電路和電荷域流水線子級(jí)；占空比調(diào)節(jié)/控制電路和數(shù)字編碼電路在版圖底部，共模電荷控制/前饋電路在頂部，帶隙基準(zhǔn)和緩沖放大器在右側(cè)，電路尺寸約為2.2 mm×1.4 mm。

圖5 14 位200 MS/s ADC 芯片布局

在200 MS/s 采樣速率下，輸入頻率為20.1 MHz和189.9 MHz 時(shí)所測(cè)得的頻譜如圖6 所示。

圖6 本論文提出的ADC 頻譜

輸入頻率為20.1 MHz 時(shí)，信噪比（Signal-Noise Ratio，SNR） 為 64.5 dBFS， 無 雜 散 動(dòng) 態(tài) 范 圍（Spurious-Free Dynamic Range，SFDR）為76.3 dBc，信噪失真比（Signal-to-Noise and Distortion Ratio，SNDR）為65.8 dBFS；輸入頻率為189.9 MHz 時(shí)，SNR 為61.7 dBFS，SFDR 為72.6 dBc，SNDR 為61.3 dBFS。ADC 非線性測(cè)試結(jié)果如圖7 所示，其最大積分非線性誤差（Integral Nonlinearity，INL）為+3.43～-5.52 LSB，最大微分非線性誤差（Differential Nonlinearity，DNL）為+1.23～-0.83 LSB。

圖7 本論文提出的ADC INL 和DNL 測(cè)試結(jié)果

本文實(shí)現(xiàn)的ADC 樣品測(cè)量結(jié)果與近年來報(bào)道的高速ADC[6-9]性能對(duì)比如表1 所示?；谒岢龅墓材ｋ姾裳a(bǔ)償電路的14 位200 MS/s 電荷域ADC的品質(zhì)因數(shù)（FoM）為204fJ/Step，優(yōu)于文獻(xiàn)[8,10]中ADC 的FoM。

表1 性能對(duì)比

4 結(jié)論

本文在現(xiàn)有電荷傳輸電路的基礎(chǔ)上，采用柵壓自舉技術(shù)，在實(shí)現(xiàn)高精度電荷傳輸控制的同時(shí)具備較高的模擬輸入擺幅?；谠摷夹g(shù)，采用0.18 μm CMOS工藝設(shè)計(jì)并實(shí)現(xiàn)了一款14 位200 MS/s 電荷域流水線ADC。在189.9 MHz 信號(hào)輸入和200 MS/s 采樣率下，該ADC 實(shí)現(xiàn)了61.7 dBFS 的SNR 和72.6 dBc 的SFDR。ADC 內(nèi)核功耗僅為102 mW，面積為3.08 mm2。實(shí)驗(yàn)結(jié)果表明，本文提出的共模電荷補(bǔ)償技術(shù)能夠較好地抑制輸入共模電荷變化對(duì)ADC 性能帶來的影響，實(shí)現(xiàn)高速和低功耗流水線ADC。