李同德，趙元富,?，王 亮，舒 磊，苑靖爽，黃 昊，王 維

(1. 北京微電子技術(shù)研究所，北京 100076；2. 中國航天電子技術(shù)研究院；3. 中國航天科技集團有限公司 抗輻射集成電路技術(shù)試驗室： 北京 100094)

單粒子效應(yīng)(single event effect, SEE)是指當集成電路工作在輻射環(huán)境中，粒子入射到半導(dǎo)體材料中會產(chǎn)生電子-空穴對，在電場和濃度梯度等因素的作用下形成電流，改變器件原來的狀態(tài)。單粒子效應(yīng)引起的錯誤又分為硬錯誤和軟錯誤。其中，單粒子軟錯誤是指單粒子入射雖對電路的狀態(tài)產(chǎn)生了影響，但不會對電路造成不可恢復(fù)的損傷錯誤。單粒子軟錯誤分為單粒子翻轉(zhuǎn)(single event upset, SEU)和單粒子瞬態(tài)(single event transient, SET)等，SEU指直接導(dǎo)致存儲電路數(shù)據(jù)出現(xiàn)翻轉(zhuǎn)的錯誤，SET是指在組合邏輯電路中產(chǎn)生瞬時脈沖，并在組合邏輯電路中傳播，當傳播至時序電路后配合時鐘才可能會造成電路錯誤。隨著工藝的進步，集成電路的工作頻率也在大幅提升，導(dǎo)致瞬態(tài)脈沖在傳播過程中鎖存窗口掩蔽[1-2]等的概率較小，相反，時鐘頻率的提高使SET導(dǎo)致的錯誤呈上升趨勢。有研究表明，SEU對時鐘頻率不是很敏感，而SET導(dǎo)致的錯誤數(shù)隨時鐘頻率的提升而增加[3-5]。當工藝尺寸為0.6 μm時，發(fā)生在組合邏輯電路中的SET對軟錯誤的貢獻占比很小[6]；當工藝尺寸為70 nm時，時序電路和組合邏輯電路對軟錯誤的貢獻基本一致；當工藝尺寸小于45 nm時，發(fā)生在組合邏輯電路中的SET引起的軟錯誤將超過時序電路。有研究表明，SET逐漸成為軟錯誤的主要來源，為電路加固設(shè)計帶來了挑戰(zhàn)[7-10]。

28 nm體硅工藝是平面結(jié)構(gòu)中主流的先進工藝，具有較高的性能和較低的功耗，目前已廣泛應(yīng)用于物聯(lián)網(wǎng)和車載系統(tǒng)等領(lǐng)域。而隨著宇航領(lǐng)域?qū)Ω咻d荷和高數(shù)據(jù)通量的需求，采用28 nm或更先進的工藝是宇航用高性能集成電路的必然趨勢[11]，而28 nm體硅工藝組合邏輯電路的單粒子脈沖寬度分布研究尚未見報道。

本文從目標電路設(shè)計出發(fā)，通過流片、封裝和試驗?zāi)M等過程，獲取了28 nm體硅工藝的不同結(jié)構(gòu)單粒子脈沖寬度的分布數(shù)據(jù)，并分析了出現(xiàn)不同脈沖寬度的機理。試驗結(jié)果有力支撐了納米工藝集成電路抗單粒子瞬態(tài)脈沖的加固設(shè)計。

1 SET產(chǎn)生原理及測試

1.1 SET產(chǎn)生原理

粒子入射引起組合電路單個門的輸出端出現(xiàn)瞬態(tài)脈沖，即為SET效應(yīng)。以一個反相器為例，圖1為單粒子造成反相器產(chǎn)生瞬態(tài)脈沖示意圖。當粒子轟擊反相器的NMOS管時，會在PN結(jié)耗盡層發(fā)生電荷的沉積和收集，在電場的作用下產(chǎn)生瞬態(tài)電流，瞬間拉低漏極電壓。當產(chǎn)生的電荷逐漸被吸收后，漏極電壓又會很快地恢復(fù)到未受輻射前的高電平狀態(tài)，這一過程就造成反相器輸出端出現(xiàn)了一個瞬態(tài)的電壓脈沖。由于組合邏輯電路本身沒有存儲的功能，這個瞬態(tài)電壓脈沖并不會馬上造成由組合邏輯和時序單元構(gòu)成的集成電路數(shù)據(jù)發(fā)生錯誤。當瞬態(tài)電壓脈沖傳輸、變形傳遞到存儲單元，并在時鐘的配合下由存儲單元采集到時，就造成電路中數(shù)據(jù)的錯誤，如圖2所示。隨著工藝的進步，時鐘頻率隨之提高，SET被捕獲導(dǎo)致數(shù)據(jù)出錯的問題愈發(fā)嚴重。目前，針對SET采用的加固方法主要有濾波[12-14]等，而針對某種工藝下的脈沖寬度則是加固設(shè)計的基礎(chǔ)。

1.2 目標電路

針對數(shù)字電路設(shè)計中常見的組合邏輯門，如反相器、或非門及與非門3種類型的單元，同時考慮不同的驅(qū)動能力，設(shè)計了最小驅(qū)動和2倍驅(qū)動反相器單元。考慮輸入個數(shù)，設(shè)計了2輸入和4輸入或非門。目標電路的基本結(jié)構(gòu)如表1所列。

表1 目標電路結(jié)構(gòu)Tab.1 Structure of target circuit

1.3 SET測試電路

目標電路正常輸出為“0”。發(fā)生SET時輸出會產(chǎn)生一個高的瞬態(tài)脈沖，經(jīng)過2個檢測寄存器轉(zhuǎn)化為具有一定延時差(即脈沖寬度)的2個信號，分別經(jīng)過2條延時不同的緩沖器(buffer)鏈傳播并分別接到觸發(fā)器的數(shù)據(jù)端和時鐘端。其中，數(shù)據(jù)端的信號晚于時鐘端的信號，數(shù)據(jù)端的buffer延時小于時鐘端的buffer延時。當2個信號經(jīng)過的延時差小于脈沖寬度時，寄存器采到的值為“0”，當2個信號延時差大于脈沖寬度時，寄存器采到的值為“1”。通過前m個值為“0”的寄存器和buffer的延時差可得到測量的脈沖寬度[15]。SET脈沖寬度測試原理如圖3所示。每隔一段時間(如1 μs)掃描使能信號時，會串行讀取一次所有鎖存器的值，讀完后施加短時復(fù)位信號。如某次讀值之前發(fā)生了SET，那么輸出結(jié)果如“11111……000……1111”的形式。其中“0”的個數(shù)即代表了脈沖寬度。

2 單粒子試驗系統(tǒng)及設(shè)置

內(nèi)核電源的電壓設(shè)置為0.9 V， IO電源的電壓設(shè)置為3.3 V。由電路板上的FPGA提供輸入測試激勵向量給測試電路，將電路的輸出信號再發(fā)回給FPGA進行實時比較，F(xiàn)PGA將比較完后統(tǒng)計的錯誤數(shù)發(fā)回給上位機，獲得單粒子翻轉(zhuǎn)數(shù)。試驗源為中國原子能科學(xué)研究院重離子加速器[16]，試驗所用的輻射粒子為Kr離子，LET值為38.06 MeV·cm2·mg-1。

3 試驗結(jié)果

使用Kr離子進行5種類型邏輯電路的輻射模擬試驗，測得28 nm組合邏輯電路SET脈沖寬度分布，如圖4所示。由圖4可見，5種類型電路的脈沖寬度分布在26～234 ps之間，其中：反相器電路的脈沖寬度分布在26～156 ps之間；2輸入與非門電路的脈沖寬度分布在52～156 ps之間；2輸入或非門電路的脈沖寬度分布在52～182 ps之間；4輸入或非門電路的脈沖寬度分布在52～234 ps之間；最小驅(qū)動反相器的最大脈沖寬度為130 ps，最小脈沖寬度為26 ps，同時2倍驅(qū)動反相器的最小脈沖寬度也為26 ps，最大脈沖寬度則為156 ps。4輸入或非門電路的最大脈沖寬度為234 ps，次大值為208 ps，也比其余電路的最大脈沖寬度大。此外，除最小驅(qū)動和2倍驅(qū)動反相器電路外，其余電路的最小脈沖寬度均為52 ps。

4 分析與討論

4.1 叉指結(jié)構(gòu)對SET脈沖寬度的影響

圖5為最小驅(qū)動和2倍驅(qū)動反相器電路脈沖寬度分布。由圖5可見，與最小驅(qū)動反相器結(jié)構(gòu)相比，2倍驅(qū)動反相器的單粒子脈沖寬度分布整體在圖5中靠右位置，表明輻射對后者的影響更大。最小驅(qū)動反相器在版圖實現(xiàn)上沒采用叉指(finger)結(jié)構(gòu)，但2倍驅(qū)動的反相器在版圖上使用了finger結(jié)構(gòu)，造成更嚴重的寄生雙極效應(yīng)，導(dǎo)致SET脈沖寬度增大。寄生雙極效應(yīng)是影響SET脈沖寬度的主要因素[17]。圖6為體硅PMOS器件中的寄生結(jié)構(gòu)，為由源、漏和陷阱構(gòu)成的PNP結(jié)構(gòu)。當粒子在陷阱中產(chǎn)生電流并通過陷阱電阻Rn時，使PNP結(jié)構(gòu)處于放大狀態(tài)，造成SET脈沖寬度變大。雖然finger結(jié)構(gòu)提供的恢復(fù)電流更大，但試驗結(jié)果表明，2倍驅(qū)動的反相器產(chǎn)生的脈沖寬度更大。分析認為這是由于在finger結(jié)構(gòu)中，存在對SET更敏感的寄生結(jié)構(gòu)，如圖7所示。

4.2 P管串聯(lián)結(jié)構(gòu)對SET脈沖寬度的影響

圖8為2輸入與非門和或非門的單粒子脈沖寬度分布。由圖8可見，2輸入或非門中產(chǎn)生的SET脈沖寬度比2個輸入與非門中的更大，前者的最大脈沖寬度比后者增加了16.7%。圖9為2輸入和4輸入或非門的SET脈沖寬度分布。由圖8和圖9可見，4輸入或非門的最大脈沖寬度比2輸入與非門增大了50.0%，4輸入或非門的最大脈沖寬度比2輸入或非門增大了28.6%。同時需要說明的是，整體脈沖寬度分布也有此規(guī)律。這是由于PMOS串聯(lián)為節(jié)點提供的恢復(fù)電流的能力變小，造成更大的脈沖寬度。

5 結(jié)論

本文設(shè)計了一款針對反相器、或非門和與非門3種組合邏輯電路的脈寬檢測電路，通過輻射試驗獲得了28 nm體硅工藝組合邏輯電路的SET脈沖寬度分布，并分析了電路邏輯實現(xiàn)及版圖布局對SET寬度的影響。研究結(jié)果表明：(1)4輸入或非門的脈沖寬度最大，為234 ps，其余組合邏輯電路的脈沖寬度分布在26～182 ps之間；(2)2倍驅(qū)動反向器結(jié)構(gòu)的脈沖寬度大于最小驅(qū)動反相器，分析認為是finger結(jié)構(gòu)中寄生效應(yīng)更嚴重所導(dǎo)致；(3)最小驅(qū)動的2輸入或非門和4輸入或非門、最小驅(qū)動反相器和2輸入與非門的脈沖寬度分布顯示，PMOS串聯(lián)會使脈沖寬度更大。本文研究結(jié)論可為納米體硅工藝集成電路SET加固設(shè)計提供參考依據(jù)。