黃芳芳，楊蘋，高超嵩，孫向明，劉軍

（華中師范大學(xué)物理科學(xué)與技術(shù)學(xué)院夸克與輕子物理教育部重點(diǎn)實(shí)驗(yàn)室，湖北武漢 430079）

粒子物理實(shí)驗(yàn)是粒子物理學(xué)研究和發(fā)展的重要手段，其以高能粒子為基本研究對(duì)象，通過對(duì)粒子的徑跡、能量、空間坐標(biāo)等物理量的分析，為高能物理提供研究數(shù)據(jù)[1]。這就需要用精密的實(shí)驗(yàn)設(shè)備對(duì)這些物理量進(jìn)行高精度測(cè)量[2]。低溫高密核物質(zhì)測(cè)量譜儀（CSR External-target Experiment,CEE）目前正處于設(shè)計(jì)研制階段，研制完成后將是我國(guó)第一臺(tái)運(yùn)行于GeV 能區(qū)、自主研制的、基于國(guó)內(nèi)核物理大科學(xué)裝置HIRFL-CSR的大型核物理實(shí)驗(yàn)裝置。在CEE 項(xiàng)目中，硅像素探測(cè)器主要用于測(cè)量入射粒子束流的位置和時(shí)間信息，為其他徑跡探測(cè)器在重建末態(tài)粒子徑跡時(shí)提供高精度的初始頂點(diǎn)。像素前端束流每秒擊中率為10 MHz，通過調(diào)節(jié)像素芯片的響應(yīng)閾值，控制每個(gè)擊中事件有兩個(gè)像素響應(yīng)，則每秒就會(huì)有20 M的像素響應(yīng)，由此產(chǎn)生的幅度信息需要快速、精準(zhǔn)地被量化讀出，而流水線結(jié)構(gòu)是高速高精度ADC的最優(yōu)選擇。鑒于此，該文設(shè)計(jì)了一款13 bit、20 MS/s 流水線ADC，并從電路級(jí)分別介紹了各個(gè)核心模塊的設(shè)計(jì)，最后給出的系統(tǒng)整體后仿真結(jié)果顯示，該流水線ADC 有效位約為10.48，總功耗約為79 mW，滿足項(xiàng)目需求。

1 系統(tǒng)結(jié)構(gòu)

1.1 流水線ADC系統(tǒng)結(jié)構(gòu)及工作原理

流水線ADC 拓?fù)鋱D如圖1 所示，整個(gè)模數(shù)轉(zhuǎn)換器采用無前端采樣（SHA-less）結(jié)構(gòu)，主要由時(shí)鐘產(chǎn)生電路、級(jí)轉(zhuǎn)換電路、延時(shí)對(duì)準(zhǔn)電路、數(shù)字矯正電路、基準(zhǔn)電路以及偏置電路組成。其中，每一個(gè)子級(jí)轉(zhuǎn)換電路都包含一個(gè)低精度子模數(shù)轉(zhuǎn)換器和一個(gè)乘法數(shù)模單元（MDAC），MDAC 模塊主要實(shí)現(xiàn)信號(hào)的采樣、減法和余差放大功能，是流水線ADC的核心模塊[3]，最后一級(jí)為全并行ADC，不包括余差放大部分。

圖1 流水線ADC拓?fù)鋱D

流水線ADC的基本思想就是將整個(gè)模數(shù)轉(zhuǎn)換器的精度分配到每一個(gè)流水線子級(jí)，每一級(jí)只對(duì)本級(jí)輸入的模擬信號(hào)進(jìn)行粗量化，最后將量化結(jié)果以特定的方式進(jìn)行求和以達(dá)到細(xì)量化的目的。工作時(shí)，時(shí)鐘模塊會(huì)產(chǎn)生兩相非交疊時(shí)鐘P1、P2，確保流水線結(jié)構(gòu)前一級(jí)采樣，后一級(jí)保持。第一級(jí)首先對(duì)輸入模擬信號(hào)進(jìn)行處理，經(jīng)過子ADC 后，輸出本級(jí)數(shù)字量，然后子DAC 將本級(jí)輸出數(shù)字量轉(zhuǎn)化為模擬量并與輸入模擬信號(hào)進(jìn)行減法操作，將未被本級(jí)量化的模擬量經(jīng)過余差放大后送入下一級(jí)繼續(xù)進(jìn)行量化，以此類推。由于每一級(jí)是串行連接，所以需要將每一級(jí)的數(shù)字輸出送入延遲對(duì)準(zhǔn)模塊，最終經(jīng)過數(shù)字矯正電路完成求和輸出。對(duì)于整個(gè)流水線ADC 而言，MDAC的性能很大程度上決定了系統(tǒng)的整體性能，且該模塊占據(jù)了大部分的系統(tǒng)功耗，因此，設(shè)計(jì)一個(gè)高性能的MDAC模塊尤為重要[3]。

1.2 MDAC結(jié)構(gòu)及工作原理

圖2 所示為該設(shè)計(jì)所采用的MDAC 原理圖，該模塊由f1、k1和f2三相時(shí)鐘交替控制工作，其中k1是f1的同相時(shí)鐘，只是k1的下降沿比f1提前到來，以實(shí)現(xiàn)對(duì)信號(hào)的下級(jí)板采樣[4]，f1和f2是雙相非交疊時(shí)鐘，以實(shí)現(xiàn)開環(huán)采樣和閉環(huán)放大功能。以2.5 bit 子級(jí)為例詳細(xì)介紹MDAC 工作原理。根據(jù)冗余位數(shù)字矯正原理[5]，本級(jí)所需要比較器的個(gè)數(shù)為6，級(jí)間放大倍數(shù)為4，當(dāng)系統(tǒng)工作在f1相時(shí)，電荷方程為：

圖2 MDAC原理圖

當(dāng)系統(tǒng)工作在f2相時(shí)，電荷方程為：

令CS=Cf，由電荷守恒定律可得：

同理可得：

其中，CAPP<0:5>和CAPN<0:5>是本級(jí)子DAC的模擬輸出量，對(duì)應(yīng)的邏輯高低分別是流水線ADC的量化區(qū)間邊界值VREFP和VREFN。該設(shè)計(jì)采用3.3 V電源，對(duì)應(yīng)的全差分量化區(qū)間邊界值分別為2.15 V和1.15 V，模擬量輸出由本級(jí)子ADC的數(shù)字輸出決定，兩差分輸出端作差即可得到本級(jí)的余差模擬量?？梢钥闯?，級(jí)間放大倍數(shù)是由采樣電容和反饋電容的比值決定的，k1的提前關(guān)斷一定程度上會(huì)抵消f1控制開關(guān)的電荷注入效應(yīng)，但是f2控制開關(guān)的電荷注入效應(yīng)依然存在，由于Vcm是一個(gè)固定值，所以由于電荷注入而引起的誤差可通過全差分結(jié)構(gòu)相互抵消。

2 電路設(shè)計(jì)

2.1 增益增強(qiáng)型運(yùn)算放大器

流水線ADC的采樣速度取決于運(yùn)算放大器的帶寬，其采樣精度又與運(yùn)算放大器的直流增益有密切聯(lián)系，若要使ADC 實(shí)現(xiàn)高速度和高精度，運(yùn)算放大器就要同時(shí)滿足高增益、高帶寬的要求，因此設(shè)計(jì)者多采用增益提升技術(shù)，在不增加更多共源共柵器件的前提下通過提高共源共柵電路的輸出電阻來達(dá)到提升增益的效果，通過小信號(hào)分析可以得出，此類電路[6]的等效輸出電阻為：

根據(jù)運(yùn)算放大器的直流增益公式可以得出，此時(shí)的直流增益為：

圖3 所示是設(shè)計(jì)中用到的帶有增益提升技術(shù)的全差分折疊共源共柵放大器，圖中輔助運(yùn)放的加入使得整個(gè)運(yùn)算放大器輸出電阻增加，最終提高直流增益。從圖中可以看出，該運(yùn)放輸出節(jié)點(diǎn)的等效電阻和負(fù)載電容最大，因此該運(yùn)放的主極點(diǎn)頻率位于輸出節(jié)點(diǎn)即M6管的漏極；運(yùn)放的次級(jí)點(diǎn)則位于M3管的漏極或者M(jìn)9管的漏極，一般來講，為了獲得同樣的過驅(qū)動(dòng)電壓，PMOS 管的尺寸通常比NMOS 管的尺寸大，相應(yīng)的管子節(jié)點(diǎn)電容也會(huì)大，因此運(yùn)放的次級(jí)點(diǎn)頻率位于M3的漏極。M12管與M11管并聯(lián)作為共模反饋控制管，以達(dá)到穩(wěn)定直流工作點(diǎn)的目的。

圖3 全差分折疊共源共柵放大器

如圖4 所示，為使輔助運(yùn)放的引入不影響整個(gè)運(yùn)放的速度以及穩(wěn)定性，各個(gè)模塊間應(yīng)滿足該頻率關(guān)系，圖中Atot是整個(gè)運(yùn)放的增益曲線，Aadd和Aorig分別是輔助運(yùn)放和主運(yùn)放的增益曲線[7]。為了使輔助運(yùn)放不影響整個(gè)運(yùn)放的速度，須使輔助運(yùn)放的主極點(diǎn)頻率大于整個(gè)運(yùn)放的主極點(diǎn)頻率，即ω2>ω1；輔助運(yùn)放的單位增益帶寬處常出現(xiàn)零極點(diǎn)對(duì)[8-9]，會(huì)使整個(gè)運(yùn)放的建立特性變差，為避免上述問題，設(shè)計(jì)時(shí)應(yīng)使輔助運(yùn)放的單位增益帶寬大于運(yùn)放閉環(huán)使用時(shí)的主極點(diǎn)，且小于主運(yùn)放的非主極點(diǎn)，即ω<ω4<ω6，最終以此為依據(jù)，分配輔助運(yùn)放和主運(yùn)放功耗。

圖4 各運(yùn)放幅頻特性示意圖

全差分運(yùn)算放大器都需要共模反饋電路來穩(wěn)定靜態(tài)工作點(diǎn)，共模反饋電路決定了放大器的輸出共模電平，穩(wěn)定輸出端信號(hào)，使得輸出信號(hào)在設(shè)定的共模電平附近達(dá)到平衡[10]。共模反饋一般分為兩類：連續(xù)時(shí)間共模反饋和開關(guān)電容共模反饋[11]，相對(duì)于連續(xù)時(shí)間共模反饋，開關(guān)電容共模反饋沒有輸出擺幅的限制，且節(jié)省功耗，所以ADC的設(shè)計(jì)中通常使用開關(guān)電容共模反饋。圖5 所示是該設(shè)計(jì)中開關(guān)電容共模反饋的原理。共模反饋模塊一般包括3 類功能：①提取運(yùn)放輸出端共模電壓；②與設(shè)定的共模電壓比較；③輸出反饋電壓控制運(yùn)放偏置從而調(diào)節(jié)輸出共模。開關(guān)電容共模反饋工作在兩相非交疊時(shí)鐘f1和f2下，VCM是設(shè)定的共模電壓值，Vbias是運(yùn)放的尾電流管柵極控制電壓，相當(dāng)于圖3 中的VBN。

圖5 開關(guān)電容共模反饋電路

當(dāng)f2閉合，f1斷開時(shí)，電路的總電荷為：

當(dāng)f1閉合、f2斷開時(shí)，電路的總電荷為：

由電荷守恒原理Q1=Q2可得:

因?yàn)镃S1=CS2，上述式子可以進(jìn)一步簡(jiǎn)化為：

可以看出，最終的結(jié)果包含了上述3 部分功能。

2.2 動(dòng)態(tài)比較器

在流水線ADC 中，比較器是子ADC的核心模塊，其速度和失調(diào)電壓對(duì)ADC的性能有很大的影響。該設(shè)計(jì)采用預(yù)放大加鎖存結(jié)構(gòu)的比較器，用以減小比較器的失調(diào)電壓、回踢噪聲對(duì)ADC 性能的影響[12-13]。圖6 所示為動(dòng)態(tài)鎖存比較器的原理框圖，其主要工作在f1、f2、k2三相時(shí)鐘下，其中k2和f2同相，k2比f2早一點(diǎn)閉合以建立置零狀態(tài)。當(dāng)f2為高、f1為低時(shí)，耦合電容兩端的電壓Vcp和Vcn之間的關(guān)系為：

圖6 動(dòng)態(tài)鎖存比較器原理圖

當(dāng)f1為高，f2為低時(shí)，預(yù)放大的輸出電壓Vop和Von之間的關(guān)系為：

將上述兩式合并可得：

由此可看出，比較器的失調(diào)電壓被相減消除。

2.3 時(shí)鐘產(chǎn)生電路

如前所述，流水線ADC 工作時(shí)需要雙相非交疊時(shí)鐘，這些時(shí)鐘控制信號(hào)決定了系統(tǒng)采樣保持的發(fā)生時(shí)刻，合理地分配雙相時(shí)鐘的有效時(shí)間，可以避免電容上存儲(chǔ)的電荷發(fā)生泄漏以至信息丟失的情況發(fā)生。圖7 為設(shè)計(jì)中用到的雙相非交疊時(shí)鐘的產(chǎn)生電路，其中全局時(shí)鐘所產(chǎn)生的P1、P2是系統(tǒng)共用的，局部時(shí)鐘每一級(jí)都有以實(shí)現(xiàn)前級(jí)采樣后級(jí)保持的功能。其中CLK 是外部給入的20 MHz 時(shí)鐘，P1、P2是全局時(shí)鐘，f1、k1、f2、k2是局部時(shí)鐘。k1比f1提前關(guān)斷，以實(shí)現(xiàn)MDAC 模塊的下級(jí)板采樣技術(shù)，減小f1控制開關(guān)的電荷注入效應(yīng)；k2比f2提前到來，以建立動(dòng)態(tài)比較器的置零狀態(tài)，f1高電平與f2高電平存在雙相時(shí)鐘非交疊的時(shí)間，在這段時(shí)間內(nèi)，采樣相和保持相均無效。

圖7 雙相非交疊時(shí)鐘產(chǎn)生電路

3 版圖設(shè)計(jì)與仿真驗(yàn)證

3.1 版圖設(shè)計(jì)

采用GSMC 130 nm 工藝進(jìn)行版圖設(shè)計(jì)，在布局布線時(shí)需注意器件匹配、閂鎖效應(yīng)、天線效應(yīng)以及電源分布等一系列影響ADC 性能的因素[14]。在版圖設(shè)計(jì)過程中，系統(tǒng)中重要的模塊如MDAC 中的全差分運(yùn)放、動(dòng)態(tài)比較器、電容陣列等，需要做好匹配，中間涉及到運(yùn)放的部分，版圖設(shè)計(jì)時(shí)需要布局為“蝴蝶狀”，相應(yīng)的偏置和共模反饋模塊可放在版圖空隙處；電流較大的信號(hào)線走線寬度需留有至少兩倍的設(shè)計(jì)裕量；除此之外，模擬電源與數(shù)字電源需分開以減少耦合噪聲；對(duì)于反相器或與門等邏輯電路，為防止閂鎖效應(yīng)的發(fā)生，需要用電源環(huán)將NMOS 管和PMOS 管隔開[15]；模擬信號(hào)線與數(shù)字信號(hào)線盡量不交叉走線，如果特殊情況必須交叉，則要做屏蔽，分別用低層和高層走模擬信號(hào)線和數(shù)字信號(hào)線，用中間層作電源層進(jìn)行屏蔽[16]；時(shí)鐘模塊走線長(zhǎng)度盡量一致，必要時(shí)需要設(shè)計(jì)時(shí)鐘樹來解決時(shí)鐘驅(qū)動(dòng)和延時(shí)的問題。

3.2 仿真驗(yàn)證

利用Cadence、Spectre、Matlab 等工具對(duì)流水線ADC 進(jìn)行后仿真驗(yàn)證以及數(shù)據(jù)分析。系統(tǒng)工作電壓為3.3 V，按照相干采樣原理向系統(tǒng)送入正弦波信號(hào)，將系統(tǒng)輸出的13 bit 數(shù)據(jù)送入理想DAC，將得到的離散模擬電壓值用Matlab 進(jìn)行有效位分析，如圖8所示，該流水線ADC的ENOB 約為10.48 bits，SFDR為74.4 dB，SNDR 為64.9 dB，SNR 為65.1 dB，THD 為78.3 dB，系統(tǒng)總功耗約為79 mW，滿足項(xiàng)目需求。

圖8 流水線ADC有效位分析

4 結(jié)束語

該設(shè)計(jì)采用130 nm CMOS 商業(yè)標(biāo)準(zhǔn)工藝進(jìn)行電路設(shè)計(jì)，后仿真結(jié)果表明，當(dāng)工作電壓為3.3 V，采樣率為20 MHz 時(shí)，流水線ADC 后仿真有效位約為10.48，可以對(duì)前端硅像素探測(cè)器信噪比約為60 dB的模擬量輸出進(jìn)行高精度采樣；單端輸入信號(hào)動(dòng)態(tài)范圍為-1～1 V，系統(tǒng)總功耗約為79 mW，各項(xiàng)指標(biāo)均達(dá)到預(yù)期且滿足項(xiàng)目需求。