郭蘋蘋

（上海電力大學(xué)電子與信息工程學(xué)院，上海200090）

帶隙基準(zhǔn)電壓源是物聯(lián)網(wǎng)系統(tǒng)中模擬芯片和數(shù)?；旌闲酒幕窘M成單元，它的主要作用是輸出一個不受工藝、電源電壓和溫度變化影響的穩(wěn)定電壓[1]，基準(zhǔn)電路的穩(wěn)定性直接影響整個芯片的性能和精度，評價其好壞的性能指標(biāo)有很多，如溫度系數(shù)、功耗、面積等。指數(shù)曲率補償、對數(shù)曲率補償?shù)雀鞣N曲率補償技術(shù)被用來改善輸出基準(zhǔn)電壓的溫度特性[2]。隨著管子尺寸的不斷減小，工藝技術(shù)也越來越小，其中，22 nm 全耗盡絕緣體上硅器件具有很大的優(yōu)勢，其具有優(yōu)越的柵極控制能力和較低的漏極電流、可忽略不計的襯底電容、沒有閂鎖效應(yīng)、具有理想的器件隔離等良好的性能。因此，設(shè)計一款22 nm的帶隙基準(zhǔn)電壓源是必要的。

本文在Global Foundries 22 nm FDSOI 先進工藝的基礎(chǔ)上，設(shè)計一款電源輸入電壓為1.8 V，輸出電壓為0.8 V 的結(jié)構(gòu)簡單，實用性強，溫度系數(shù)好，能夠應(yīng)用在大多數(shù)SOC 芯片上的性能良好的帶隙基準(zhǔn)源。

1 帶隙基準(zhǔn)電壓源的原理

帶隙基準(zhǔn)電壓是將一個負溫度系數(shù)電壓與一個正溫度系數(shù)電壓分別加權(quán)求和而獲得[3]。最終得到輸出溫度系數(shù)為零的基準(zhǔn)電壓。其產(chǎn)生原理如圖1 所示，用公式可表示為：

圖1 帶隙電壓基準(zhǔn)一般原理圖

其中，V-為負溫度系數(shù)電壓，V+為正溫度系數(shù)電壓，α 和β為權(quán)重系數(shù)；合理地調(diào)節(jié)式中的權(quán)重α 和β 使等式（1）成立，從而使帶隙電壓基準(zhǔn)輸出電壓為零溫度系數(shù)特性，輸出的零溫度系數(shù)電壓的表達式為：

1.1 負溫度系數(shù)電壓

晶體管BJT 的電流在一定條件下，雙極型晶體管的基極-發(fā)射極電壓VBE具有負的溫度系數(shù)[4]；雙極型晶體管集電極電流（IC）與基極-發(fā)射極電壓（VBE）之間的關(guān)系為：

1.2 正溫度系數(shù)電壓

2 個相同的雙極性晶體管，工作在不相等的電流密度下，那么這2 個雙極性晶體管的基極-發(fā)射極電壓差△VBE與溫度成正相關(guān)[6]，如圖2 所示，三極管Q1 與Q2 完全相同（IS1=IS2=IS），它們的集電極電流分別為nI0和I0，在忽略基極電流的條件下，他們的基極-發(fā)射極電壓的差值為：

圖2 PTAT 電壓產(chǎn)生電路

由式（9）可知：△VBE為正溫度系數(shù)電壓，且與溫度和集電極電流無關(guān)。

2 帶隙基準(zhǔn)電壓源的設(shè)計

2.1 啟動電路和偏置電路的設(shè)計

帶隙基準(zhǔn)電壓源在工作時，存在兩個平衡工作點，一個是正常工作點，另一個是“簡并”偏置點[7]。當(dāng)所有的晶體管都處于關(guān)斷狀態(tài)時，帶隙基準(zhǔn)電壓源的輸出電壓為零，這就是“簡并”偏置點的工作狀態(tài)，為了避免出現(xiàn)這種“簡并”工作狀態(tài)，必須要有啟動電路，使電路進入正常工作狀態(tài)。如圖3 所示，最左邊虛線框里的為帶隙基準(zhǔn)電壓源的啟動電路，其中EN 與ENN 為電路的使能信號，并且互為反向，工作時，EN 為高電平，ENN 為低電平[8]。當(dāng)電路上電并使能信號有效的瞬間，流過基準(zhǔn)電壓產(chǎn)生電路的電流為零，此時P21 關(guān)閉，P2打開，N1 的柵極連接的是電源電壓VDD，所以N1 導(dǎo)通，把P3 的柵極電位拉到地，P3 管子導(dǎo)通，此時，P2、P3 組成的支路完全導(dǎo)通，產(chǎn)生的電流注入到基準(zhǔn)電壓產(chǎn)生電路，使整個電路進入到正常工作狀態(tài)，P1 復(fù)制P17 所在支路的電流，N1 為多個NMOS 管串聯(lián)的倒比管，具有較大的電阻，因此就會瞬間將P3 的柵端電壓拉至高電平使P3 管子截止，這時啟動電路就不會對基準(zhǔn)電路產(chǎn)生影響，從而減小了電路的功耗。若啟動不成功，電路就會又進入到零點工作，啟動電路會再次啟動直至電路啟動成功。另外，由于帶隙基準(zhǔn)電壓源是提供電壓的源頭，所以需通過自偏置技術(shù)產(chǎn)生直流偏置電壓。如圖3 所示的偏置電路，通過調(diào)節(jié)R1的大小和流過R1的電流就可以改變偏置電壓VBN1 和VBN2 的大小，使運放能夠正常工作。

2.2 運算放大器的設(shè)計

在基準(zhǔn)源中，放大器起鉗制電位的作用，同時確?；鶞?zhǔn)核心電路中兩條支路的電流相同，放大器的增益越高，鉗位效果就越好[9]。普通的差分運放其增益較小，通常只有20 dB 左右，不適合用在帶隙基準(zhǔn)電路中，為了提高運放的增益，通常采用Casecode 折疊式運放或者兩級運放，兩級運放雖然增益較高，但是其頻率補償比較困難且增加了電路的復(fù)雜度，所以本文采用的是Casecode 折疊式運放，如圖3 所示，P10 為電流源MOS 管，P11 和P12為輸入差分對管并與N9～N12 構(gòu)成折疊式共源共柵結(jié)構(gòu)，P13、P14、P22、P23 構(gòu)成負載，該一階折疊式共源共柵放大器的增益Av為：

式中，gmN11、gmP14為MOS 管的跨導(dǎo)，roN11、roN12、roP12、roP14、roP22為MOS 管的溝道導(dǎo)通電阻。該一階折疊式共源共柵放大器的增益可超過80 dB。

2.3 基準(zhǔn)電壓產(chǎn)生電路的設(shè)計

本文所設(shè)計的帶隙基準(zhǔn)電壓源，如圖3 所示的最右邊虛線框，三極管Q2 的發(fā)射面積是Q3 的8 倍，因此三極管Q2 的反向飽和電流為Q3 的1/8。流過P15、P17、P19 的電流比為1∶1∶8，由于運算放大器的鉗位作用，使得P16，P18 的漏端電壓相等，同時，電阻R2 的阻值與R4相等，所以Q2 與Q3 的集電極電流相等，由此可得流過R3的電流為：

圖3 軸組合應(yīng)力云圖

圖3 帶隙基準(zhǔn)電壓源整體電路

通過調(diào)節(jié)R2與R3的比值來控制基準(zhǔn)電壓源的輸出，輸出電壓的大小由R4、R2、R3的比值決定，與具體電阻值的大小關(guān)系不大。

3 電路仿真

基于Global Foundries 22 nm FDSOI 工藝完成帶隙基準(zhǔn)電壓源的設(shè)計，并使用Cadence 中的Spectre 仿真工具對該電路的功能進行了仿真。

3.1 折疊式共源共柵運算放大器仿真

折疊式共源共柵運算放大器的增益越大，鉗位效果越好，因此需進行仿真驗證其是否適用于帶隙基準(zhǔn)電路，仿真結(jié)果如圖4 所示，仿真結(jié)果顯示，該放大器的低頻增益達82.5 dB，且相位裕度為61.28°，單位增益帶寬為1.03 M，因此適用于帶隙基準(zhǔn)電路。

圖4 軸剪力云圖

圖4 折疊式共源共柵運放的頻率特性曲線

3.2 帶隙基準(zhǔn)源溫度特性仿真

在不同工藝角情況下，溫度從-40℃掃描到125℃，帶隙基準(zhǔn)電壓源的溫度特性仿真波形如圖5 所示，其輸出電壓變化范圍為794～802 mV，溫漂約為8 mV，溫度系數(shù)約為60 ppm/℃。

圖5 基準(zhǔn)電壓隨溫度變化的仿真曲線

3.3 帶隙基準(zhǔn)源PVT 仿真

MOS 管，BJT（三極管）和電阻在不同的工藝角下，溫度在-40～125℃范圍內(nèi)變化，仿真波形圖如圖6 所示，帶隙基準(zhǔn)電壓源的輸出電壓在786.3～806.5 mV 之間變化，變化范圍約為-14～6.5 mV，精確度為-1.75%～0.81%。

圖6 不同工藝角不同溫度下的基準(zhǔn)電壓仿真圖

3.4 帶隙基準(zhǔn)源直流特性仿真

帶隙基準(zhǔn)源直流特性仿真波形圖如圖7 所示，對帶隙基準(zhǔn)源進行DC 仿真，將電源電壓從1 V 掃描到2 V，當(dāng)電源電壓達到1.53 V 時輸出電壓趨于穩(wěn)定，此時對應(yīng)的帶隙電壓為799.753 mV，電源電壓在1.53～2 V 變化時，輸出電壓僅變化了0.16 mV，誤差很小。即電源電壓的變化對輸出電壓的影響較小，電路具有良好的電源抑制特性。

圖7 基準(zhǔn)電壓隨電源電壓變化的仿真圖

4結(jié)論

本文設(shè)計了一款22 nm 的帶隙基準(zhǔn)電壓源，該帶隙基準(zhǔn)電壓源結(jié)構(gòu)簡單，易于實現(xiàn)，性能較好，在輸入電源電壓為1.8 V 時，穩(wěn)定輸出電壓為800 mV；在不同工藝角情況下，溫度從-40℃掃描到125℃，帶隙基準(zhǔn)電壓源輸出電壓變化范圍為794～802 mV，溫漂僅為8 mV；輸出電壓對電源電壓的變化不敏感，具有較好的電源抑制特性；在不同工藝角不同溫度下，輸出電壓的精度較高，是一款能夠應(yīng)用在大多數(shù)SOC 芯片上的性能良好的帶隙基準(zhǔn)電壓源。