熊素琴，李求洋，肖志強

考慮寄生參數影響的芯片RC-HBM靜電測試模型

熊素琴1，李求洋1，肖志強2

(1.中國電力科學研究院有限公司，北京 100192；2.湖南大學電氣與信息工程學院，湖南 長沙 410082)

采用常規(guī)的人體模型(Human Body Model, HBM)進行靜電釋放(Electro-Static Discharge, ESD)測試時往往容易受到寄生參數的影響，使得電源芯片抗靜電能力測量值與實際抗靜電能力存在偏差，導致劣質產品通過HBM ESD測試，影響電源芯片產品良品率的提升。為此，提出了一種RC-HBM模型，通過引入RC并聯(lián)支路，校正因寄生參數引起的靜電放電電流的偏差，滿足電源芯片靜電可靠性測試的要求。首先闡述了靜電對電源芯片的損壞機理。其次，分析了寄生參數對ESD電流的影響，闡述了常規(guī)HBM ESD測試的局限性。并提出了一種新型的RC-HBM模型，給出了RC并聯(lián)支路參數的設計依據。最后，通過批量實驗驗證了所提RC-HBM模型的準確性和合理性。

電源芯片；HBM模型；ESD；寄生參數；靜電放電電流

0 引言

電源芯片是發(fā)電廠、變電站中眾多電子設備中不可或缺的能量轉換部分，尤其是控制、保護和自動化等裝置，對電源芯片供電質量要求更高[1-5]。電源芯片的質量和可靠性在很大程度上影響著整個設備的可靠性、失效率及維修率[6-8]。電源芯片作為許多設備內部核心元器件，其失效常常導致控制、繼電保護等裝置失效，從而導致設備癱瘓，給電力系統(tǒng)帶來重大損失，威脅電網安全[9-12]。因而，可靠的電源芯片對電網來說至關重要。

然而，隨著芯片制造工藝的不斷提升，電源芯片的尺寸越來越小，柵氧化層也越來越薄[13]，使得電源芯片產品在生產、運輸、使用等過程中越來越容易受到靜電的損壞。據報道，全球芯片行業(yè)每年由于靜電問題造成的損失高達50億美元[14]。因而，電源芯片在設計時多采用ESD靜電防護電路來保護芯片[15]。同時，芯片出廠時還需進行ESD可靠性測試，確保芯片抗靜電能力達到指標要求[16]。

目前對于芯片ESD測試主要通過人體放電模型、機器放電模型、充電器件放電模型來模擬芯片受到不同類型的靜電打擊[17-19]。其中，人體模型放電是引起電源芯片失效的重要原因，為便于芯片靜電可靠性測試，國際電子工業(yè)以及國際電工委員會對人體模型制定了相關的工業(yè)標準(EIA/JEDEC STANDARD、IEC/TC 47)[20]。但實際上在進行人體模型靜電測試時，往往由于測試電路中的寄生參數造成測試設備放電波形偏離標準波形，導致芯片抗靜電能力實測值與實際值存在偏差，造成部分芯片產品在未滿足靜電指標的情況下通過靜電釋放測試，嚴重影響芯片產品良品率的提升[21]。

針對此問題，文獻[22]建立了含寄生參數的HBM等效電路模型，給出了寄生參數的取值范圍。文獻[23]建立了含寄生參數的四階HBM 模型數學模型，從時域的角度分析了寄生參數對ESD測試的影響。文獻[24]建立了含寄生參數下的HBM模型的頻率模型，從頻域的角度分析了寄生參數對HBM模型測試結果的影響。但上述研究僅分析了寄生參數對ESD測試結果的影響，并未給出消除寄生參數影響的方法。此外，電子工業(yè)聯(lián)盟協(xié)會提出了改進的HBM ESD測試標準，即JEDEC JESD22-A114_B[25]，汽車電子協(xié)會也提出了AEC-Q100-002測試標準等[26]，但實際的寄生參數與測量電路密切相關，該類標準仍無法完全解決寄生效應帶來的影響。

為此，本文提出了一種RC-HBM模型，通過引入RC并聯(lián)支路，消除HBM模型寄生參數帶來的影響，使得芯片靜電測試結果更加精確。本文首先闡述了靜電釋放對電源芯片損傷的機理；其次分析了常規(guī)HBM模型的局限性，闡述了RC-HBM模型的基本原理，并給出了RC的設計依據；最后通過批量實驗驗證了本文所提RC-HBM模型的準確性和合理性。

1 電源芯片靜電損傷的原理

靜電對電源芯片的損壞主要可分為兩種：一種是強電場導致芯片柵氧擊穿或MOS管電容擊穿，即電失效；另一種是電流發(fā)熱導致多晶電阻或PN結區(qū)硅燒毀、金屬間電弧等，即熱致失效。電源芯片多為開關電源，轉化效率可達到90%以上，但其多采用MOS器件進行電源變換，容易受到靜電損傷而失效。

靜電放電可能出現(xiàn)在電源芯片的任意兩只管腳之間，當ESD發(fā)生在不相干的兩支管腳之間時，靜電放電電流會先經芯片進入VDD/VSS電源管腳，再由VDD/VSS電源管腳進入另一支管腳。如圖1所示為在ESD保護電路作用下，靜電釋放電流通過芯片I/O輸入管腳進入，從VDD電源管腳流出的過程。

圖1 芯片輸入管腳對VDD靜電放電電流通道

圖1中電源芯片包括輸入ESD保護電路、芯片內部電路、VDD-VSSESD保護電路等。當靜電積累的電荷為負電荷時，負電荷經輸入管腳、輸入ESD保護電路、DD-SSESD保護電路流入VDD電源管腳，形成ESD電流ESD-N(實際方向為VDD流向輸入管腳)；當所積累電荷為正電荷時，形成的ESD電流ESD-P直接從輸入ESD電路流向VDD電源管腳。當靜電釋放通道按照上述兩種方式流過芯片時，在ESD保護電路中形成放電回路，將不會造成芯片損壞。但實際上ESD保護電路存在損壞或未及時響應的情況，此時ESD電流可能流入芯片內部，引起芯片損傷，如圖2所示。

圖2 輸入管腳對VDD靜電放電電流通道(經芯片內部)

圖2中，當ESD保護電路失效或未及時響應時，ESD電流ESD將經芯片內部電路流入VDD電源管腳，從而造成芯片內部發(fā)熱或電擊穿，引起芯片損傷。

因此，當靜電電流未及時通過ESD保護電路進行泄放而流入芯片內部時將造成芯片損傷，導致芯片功能失效。

2 RC-HBM模型ESD測試原理分析

本節(jié)建立了常規(guī)HBM模型測試電路的數學模型，闡述了常規(guī)HBM模型測試的局限性，并從時域角度分析了寄生參數對HBM ESD測試結果的影響。

2.1 基于HBM模型的ESD測試局限性

圖3為常規(guī)HBM模型等效電路，用于模擬人體積累電荷后，通過直接接觸的方式將電荷傳遞至芯片管腳的過程。其中，為高壓脈沖發(fā)生器，charge為充電電阻，H為人體等效電容，約100 pF，H為人體等效放電電阻，約為1.5 kΩ，L為測試板和測試器件的寄生電容，L為被測器件等效電阻，H為人體等效放電電阻。當開關處于1時，高壓脈沖發(fā)生器通過charge給人體等效電容H充電；當開關處于2時，人體積累的靜電電荷通過H向測試器件放電。

圖3 HBM模型等效電路

由于寄生參數的影響，采用常規(guī)HBM模型進行測試往往與實際測試標準存在偏差。圖4為考慮寄生參數的HBM仿真對比圖，圖中紅色曲線為標準的HBM ESD放電曲線(無寄生參數影響)，靜電放電電流的峰值達1.33 A，藍色曲線為實際ESD測試電路中(有寄生參數)ESD放電曲線，靜電釋放放電峰值出現(xiàn)明顯下降，放電波形偏離標準波形。

圖4 有無寄生參數對放電電流的影響

根據上述分析可知，由于實際電路中寄生參數的影響，測試的靜電釋放放電波形偏離標準的放電電流，這很可能導致ESD耐壓能力未達標的芯片由于測試電路中寄生參數的影響而通過測試，使得劣質產品通過測試而進入市場，從而降低產品的良品率。

2.2 HBM模型寄生參數影響分析

圖5為考慮寄生參數下的HBM模型等效電路。其中，H為寄生電感，s為與H互聯(lián)的寄生雜散電容。

圖5 含寄生參數的HBM模型等效電路

根據圖5所示的HBM模型等效電路，可建立如式(1)所示微分方程組。

對上述方程組進行求解及化簡可得HBM模型電流波形計算式，其表達式如式(2)。

根據式(4)可知，當寄生電感H達到7.5 μH時，ESD放電上升時間約為10 ns，但由于電路中寄生參數的存在，實際的ESD放電上升時間與標準的時間存在偏差，放電電流波形也偏離標準波形。圖6為考慮寄生電感H、寄生電容s影響下的放電電流曲線。

圖6 寄生參數LH、Cs對放電電流的影響

如圖6(a)所示，隨著寄生電感H的值不斷增大，HBM模型放電峰值電流逐漸減小，達到放電峰值電流的上升時間逐漸增加，但衰減時間幾乎不變，不同寄生電感參數下的具體放電電流峰值和達到峰值的上升時間如表1所示。

表1 寄生電感LH對放電電流峰值、達到峰值時間的影響

如圖6(b)所示，隨著寄生電容s的值不斷增大，HBM模型放電電流峰值逐漸減小，達到放電峰值電流的上升時間略微增加，衰減時間顯著增加，具體數值如表2所示。

表2 寄生電容Cs對放電電流峰值、達到峰值時間的影響

根據上述分析可知，寄生電感和寄生電容均會影響ESD靜電放電峰值電流，寄生電感對放電峰值電流的上升時間影響較大，對衰減時間影響較小，而寄生電容對達到放電峰值電流的上升時間影響較小，對衰減時間影響較大。

3 RC-HBM模型校正原理分析

為減少寄生參數對ESD放電電流的影響，本文提出了一種RC型HBM模型，通過引入RC并聯(lián)支路來調節(jié)ESD放電電流峰值和放電時間，減少電路中寄生參數的影響，使ESD放電電流曲線逼近標準HBM ESD放電電流波形。

圖7為本文所提RC-HBM模型，圖中陰影部分為引進的RC并聯(lián)補償支路。在等效人體電容H放電時提供ESD放電電流支路，使得ESD放電電流曲線逼近標準的HBM 模型ESD放電電流曲線。

圖7 改進HBM模型電路

為研究并聯(lián)RC支路不同參數對HBM模型下靜電釋放電流的影響，分別對不同補償電阻b和補償電容b的ESD放電電流峰值和放電時間進行仿真分析。圖8為不同補償電阻b和補償電容b參數下的ESD電流仿真波形。

如圖8(a)所示，隨著補償電阻b的不斷增大，ESD電流峰值不斷減少，當b接近1 500 Ω時，其放電電流峰值與標準ESD放電電流峰值較為接近，但存在較大的電流振蕩，放電曲線與標準HBM ESD曲線還存在差距。表3為不同b參數下，ESD放電電流峰值具體數值。

表3 補償器件Rb對放電電流峰值的影響

表4 補償器件Cb對放電電流振蕩峰值的影響

圖8(b)為b固定在1 500 Ω，補償電容b不斷變化時的ESD電流波形圖，隨著補償電容b不斷增大，ESD電流振蕩峰值也不斷增大，ESD放電速度不斷減慢。表4為不同b參數下，ESD放電電流振蕩峰值具體數值。

由上述分析可知，可以通過不斷調節(jié)b和b的取值來調節(jié)ESD電流峰值和放電時間，使校正后的ESD電流逐步逼近標準HBM模型ESD放電電流曲線，從而消除寄生參數對HBM靜電可靠性測試的影響。如圖8(b)所示，當b為1 500 Ω，b為1.5 pF時，ESD電流與標準HBM 模型ESD放電電流較為接近，可作為本文測試電路下的補償參數。

4 電源芯片ESD測試對比實驗

圖9為本文采用的電源芯片ESD現(xiàn)場測試平臺，脈沖發(fā)生器采用普銳馬電子觸摸式全智能脈沖群發(fā)生器(型號為EFT61004TB)，輸出電壓0.2～ ± 4.8 kV，脈沖頻率在1～1 200 kHz 連續(xù)可調。

圖9 ESD現(xiàn)場試驗平臺

為驗證本文所提RC型HBM模型的正確性，分別對一批電源芯片進行了ESD可靠性測試分析。圖10為電源芯片HBM ESD靜電可靠性測試方案，包括外觀檢測、電性測試、HBM模型靜電測試等。

圖10 靜電可靠性雙模式測試流程圖

HBM模型靜電可靠性測試具體測試步驟和內容如下：

① 外觀檢測：通過顯微鏡或者掃描設備判斷電源芯片是否有外部損毀，篩選出正常芯片。

② 電性測試：檢查芯片功能等是否正常，篩選出正常芯片。

③ 設置環(huán)境溫度為25 ℃，濕度55% RH(飽和空氣含水量)。

④ HBM靜電測試：所有的芯片管腳對地打上±2 kV電壓，對cc打上±2 kV電壓，I/O對I/O打上±2 kV電壓，循環(huán)3次，間隔1 min。

⑤ 與數據手冊IV曲線進行對比，判斷芯片是否損傷。

⑥ 再次通過外觀檢測和電性測試判斷是否有損傷，從而完成芯片靜電可靠性測試，生成靜電可靠性測試報告。

同時，在HBM靜電可靠性測試時，需要注意如下事項：

① 避免造成管腳間短路：電壓測量或用示波器探頭測試波形時，避免造成管腳間短路，最好在與管腳直接連通的外圍印刷電路上進行測量。

② 勿輕斷芯片的好壞：芯片絕大多數為直接耦合，一旦某一電路不正常，可能造成多處電壓變化，這些變化不一定是由芯片損壞引起的；同時有些情況下測得芯片各管腳電壓與正常值相符或接近，也不能說明芯片是完好的，因為部分軟故障并不會直接引起芯片管腳直流電壓的變化。

③ 芯片散熱：芯片HBM靜電測試時應保持散熱良好，不允許不帶散熱器而處于大功率的狀態(tài)下工作。

對于上述測試步驟④中的芯片管腳的靜電測試，其管腳的靜電測試共有ALL-DD，IO-SS，IO-IO三種組合，其中，ALL-DD表示所有管腳與VDD電源管腳的連接組合，IO-SS表示I/O端口管腳與VSS電源管腳連接組合，IO-IO則表示I/O端口對I/O端口管腳連接組合。表5為上述三種組合的具體連接方式，其中，D1、D2等表示DD管腳，S1、S2等表示SS管腳，a1、a2、b1、b2等是普通IO管腳；1代表對應管腳組合需要進行ESD測試。

如表5所示，在HBM模型測試中管腳組合的方式主要分為電源管腳和非電源管腳兩種，其測試過程總結如下：

1) 對于電源管腳，當其接地時，芯片所有其他管腳依次接正負極性的靜電電壓進行放電測試。

2) 對于非電源管腳，依次接受正負極性的放電測試，芯片所有其他非被測的非電源管腳全部接地。

采用上述測試方案，分別對常規(guī)HBM模型和本文所提的RC-HBM模型進行對比測試。芯片樣品數為1 000，分為A1、A2兩批(各包含500個樣品)，其中樣品A1采用常規(guī)HBM模型進行ESD測試，樣品A2采用本文所提RC-HBM模型進行ESD測試，采用常規(guī)HBM模型樣品A2再采用RC-HBM模型進行ESD測試，稱為批次A3。測試結果如表6所示，A1批次基本可以通過ESD測試，僅2個樣品未通過測試，A2批次有10個、A3批次有12個樣品未通過測試。由此可說明，A1中部分芯片ESD耐壓能力未達標，卻通過了測試，降低了產品的良品率。

表5 HBM模型測試管腳組合

Table 5 Test pin combination of HBM model

表6 ESD測試結果

圖11為IO-IO管腳組合下分別采用常規(guī)HBM模型和本文所提RC-HBM模型電源芯片內部放大圖。如圖11(a)所示，當采用常規(guī)HBM模型，被測芯片未出現(xiàn)明顯損傷；而采用本文所提RC-HBM模型，被測芯片出現(xiàn)明顯損傷，如圖11(b)所示。

圖12為All-VDD管腳組合下分別采用常規(guī)HBM模型和本文所提RC-HBM模型電源芯片圖。如圖12(a)所示，采用常規(guī)HBM模型，電源芯片并未損壞；而采用本文所提RC-HBM模型ESD測試，如圖12(b)所示，被測芯片受損嚴重，被測芯片VDD和地管腳出現(xiàn)燒毀，說明部分芯片并未通過本文所提HBM模型ESD測試。

圖11 電源芯片HBM ESD測試后芯片內部圖

圖12 電源芯片IO-IO管腳ESD測試圖

可見，采用本文所提RC-HBM模型相比于常規(guī)HBM模型提高了HBM模型ESD放電電流，消除了ESD測試時寄生元件的影響，使得實際放電電流波形逼近標準的HBM 放電電流曲線，在一定程度上提高了芯片HBM模型ESD測試精度和可靠性，同時也說明了本文所提RC-HBM改進模型在實際ESD測試過程中更加精確和可靠。

5 總結

本文研究了電源芯片ESD測試的HBM模型，針對常規(guī)HBM模型測試電路因寄生參數對芯片ESD測試結果的影響，提出了一種可有效消除寄生參數影響的RC-HBM模型。

1) 闡述了靜電對電源芯片的損壞機理，以芯片輸入管腳對VDD的靜電釋放為例，分析了電源芯片靜電保護與損傷的基本原理。

2) 詳細闡述常規(guī)HBM模型的局限性，進一步分析了寄生參數對HBM模型ESD放電電流的影響；同時，提出了一種RC-HBM模型，可校正因寄生參數引起的ESD放電電流誤差，提高靜電可靠性測試精度。

3) 給出了一種電源芯片HBM模型ESD測試方法，并對常規(guī)HBM模型與RC-HBM模型進行了對比測試，通過批量實驗驗證了RC-HBM模型正確性。

[1] 潘晴宇.考慮分布式電源接入的變電站規(guī)劃關鍵技術研究[J].電力系統(tǒng)保護與控制, 2021, 49(6): 98-104.

PAN Qingyu.Research on key technologies of substation planning considering distributed power access[J].Power System Protection and Control, 2021, 49(6): 98-104.

[2] 孫立明, 楊博.蓄電池/超導混合儲能系統(tǒng)非線性魯棒分數階控制[J].電力系統(tǒng)保護與控制, 2020, 48(22): 76-83.

SUN Liming, YANG Bo.Nonlinear robust fractional-order control of battery/superconducting hybrid energy storage system[J].Power System Protection and Control, 2020, 48(22): 76-83.

[3] WANG F, WANG Q, FAN Z, et al.A coordinated control scheme to realize uninterruptible power supply for AC-side system in AC/DC hybrid distribution grid[C] // 2019 IEEE 8th International Conference on Advanced Power System Automation and Protection (APAP), October 21-24, 2019, Xi'an, China: 517-520.

[4] 陳喜峰, 任瑋蒙, 武俠.適用于低頻振蕩分析的電力電子接口電源模型研究[J].電力科學與技術學報, 2020, 35(6): 61-67.

CHEN Xifeng, REN Weimeng, WU Xia.Research on power supply model with a power electronic interface for low frequency oscillation analysis[J].Journal of Electric Power Science and Technology, 2020, 35(6): 61-67.

[5] 李斌, 王晨陽, 何佳偉, 等.自適應限流型固態(tài)斷路器的直流電源設計[J].電力系統(tǒng)自動化, 2020, 44(5): 30-37.

LI Bin, WANG Chenyang, HE Jiawei, et al.Design of DC power supply for self-adaptive current-limiting solid-state circuit breaker[J].Automation of Electric Power Systems, 2020, 44(5): 30-37.

[6] 宋文強.集成電路ESD靜電防護設計及閂鎖免疫研究[D].成都: 電子科技大學, 2020.

SONG Wenqiang.Research on ESD protection design and latch-up immunity of integrated circuits[D].Chengdu: University of Electronic Science and Technology, 2020.

[7] ZHANG B, HAO Z, BO Z.New development in relay protection for smart grid[J].Protection and Control of Modern Power Systems, 2016, 1(2): 121-127.

[8] 黃吉濤, 周媛奉, 梁飛, 等.以IR46電表測試為例的硬件檢測綜述[J].電力系統(tǒng)保護與控制, 2020, 48(3): 99-105.

HUANG Jitao, ZHOU Yuanfeng, LIANG Fei, et al.Overview of hardware detection taking IR46 meter test as an example[J].Power System Protection and Control, 2020, 48(3): 99-105.

[9] LI R, WONG P, WANG K, et al.Power quality enhancement and engineering application with high permeability distributed photovoltaic access to low-voltage distribution networks in Australia[J].Protection and Control of Modern Power Systems, 2020, 5(3): 183-189.

[10] 張蓬鶴, 薛陽, 張起豪.智能電能表用計量芯片失效分析研究[J].電子測試, 2013(17): 95-96.

ZHANG Penghe, XUE Yang, ZHANG Qihao.Research on failure analysis of metering chip for smart electric energy meter[J].Electronic Testing, 2013(17): 95-96.

[11] 趙東元, 胡楠, 傅靖, 等.提升新能源電力系統(tǒng)靈活性的中國實踐及發(fā)展路徑研究[J].電力系統(tǒng)保護與控制, 2020, 48(24): 1-8.

ZHAO Dongyuan, HU Nan, FU Jing, et al.Research on China's practice and development path to improve the flexibility of new energy power system[J].Power System Protection and Control, 2020, 48(24): 1-8.

[12] 陳磊, 何慧雯, 王磊, 等.基于限流器與斷路器協(xié)調的混合直流輸電系統(tǒng)故障隔離方法[J].電力系統(tǒng)保護與控制, 2020, 48(19): 119-127.

CHEN Lei, HE Huiwen, WANG Lei, et al.Hybrid DC transmission system fault isolation method based on coordination of current limiter and circuit breaker[J].Power System Protection and Control, 2020, 48(19): 119-127.

[13] 成周杰.雙界面卡芯片靜電放電防護設計研究[D].北京: 中國科學院大學, 2020.

CHENG Zhoujie.Research on the electrostatic discharge protection design of dual-interface card chips[D].Beijing: University of Chinese Academy of Sciences, 2020.

[14] 張啟辰.靜電放電對混合集成DC/DC變換器影響的研究[J].電子質量, 2020(8): 91-96.

ZHANG Qichen.Research on the influence of electrostatic discharge on hybrid integrated DC/DC converter[J].Electronic Quality, 2020(8): 91-96.

[15] 米丹, 周昕杰, 周曉彬.基于130nm SOI工藝數字ASIC ESD防護設計[J].半導體技術, 2021, 46(4): 279-285.

MI Dan, ZHOU Xinjie, ZHOU Xiaobin.Digital ASIC ESD protection design based on 130nm SOI process[J].Semiconductor Technology, 2021, 46(4): 279-285.

[16] 李盛.集成電路ESD 保護及其可靠性檢測研究[D].西安: 西安電子科技大學, 2017.

LI Sheng.Research on integrated circuit ESD protection and reliability detection[D].Xi'an: Xidian University, 2017.

[17] Human body model electrostatic discharge test: AEC- Q100-002Rev-C[S].Automotive Electronics Council, 2001.

[18] Electrostatic discharge (ESD) sensitivity testing machine model (MM): JESD22-A115-A[S].JEDEC Solid State Technology Association, 1997.

[19] Standard test method for electrostatic discharge sensitivity testing-charged device model (CDM) component level: ESD STM5.3.1—1999[S].ESD Association, 1999.

[20] Mechanical and climatic test methods, part 26: electrostatic discharge susceptibility (ESD) testing-human body model (HBM)[S].Semiconductor Devices, 2013.

[21] 鹿祥賓, 陳燕寧, 張海峰, 等.DOE方法在ESD及LU測試故障定位方面的應用研究[J].固體電子學研究與進展, 2020, 40(3): 226-232.

LU Xiangbin, CHEN Yanning, ZHANG Haifeng, et al.Study on the application of DOE method in ESD and LU testing failure localization[J].Research & Progress of SSE, 2020, 40(3): 226-232.

[22]陳志鈞.CMOS集成電路ESD保護技術的研究和設計[D].成都: 電子科技大學, 2012.

CHEN Zhijun.Research and design of CMOS integrated circuit ESD protection technology[D].Chengdu: University of Electronic Science and Technology of China, 2012.

[23] VERHAEGE K, ROUSSEL P J, GROCSENEKEN G, et al.Analysis of HBM testers and specifications using a 4"' order lumped element model[J].Quality and Reliability Engineering International, 1994, 10(4): 325-334.

[24] MALONEY T J.HBM tester waveforms, equivalent circuits, and socket capacitance[J].Microelectronics Reliability, 2013, 53(2): 184-189.

[25] ESD Association WG 5.1.Standard test method for electrostatic discharge sensitivity testing-human body model (HBM) component level: ESD STM5.1—2001[S].

[26] JEDEC Solid State Technology Association.Electrostatic discharge (ESD) sensitivity testing human body model (HBM): JESD22-A114-B[S].2000.

RC-HBM electrostatic test model of chip considering the influence of parasitic parameters

XIONG Suqin1, LI Qiuyang1, XIAO Zhiqiang2

(1.China Electric Power Research Institute Co., Ltd., Beijing 100192, China; 2.School of Electrical and Information Engineering, Hunan University, Changsha 410082, China)

When the conventional human body model (HBM) is used for electro-static discharge (ESD) testing, the measured value of the power chip's antistatic ability deviates from the actual antistatic ability because of a parasitic effect, resulting in inferior products passing the HBM ESD test.This affects the improvement of the yield rate of power chip products.To this end, an improved HBM model is proposed, one which corrects the deviation of the electrostatic discharge current caused by parasitic parameters by introducing an RC parallel branch to meet the requirements of the electrostatic reliability test of the power chip.First, the mechanism of how static electricity causes damage to the power chip is described.Secondly, the influence of parasitic parameters on the ESD current is analyzed, and the limitations of the conventional HBM ESD test are elaborated.Then a new RC-HBM model is proposed, and the design basis of the RC parallel branch parameters is presented.Finally, batch experiments verify the accuracy and rationality of the HBM model proposed.This work is supported by the Science and Technology Project of State Grid Corporation of China (No.5100-201946434A-0-0-00).

power chip; HBM model; ESD; parasitic parameters;electrostatic discharge current

10.19783/j.cnki.pspc.210450

2021-04-21；

2021-08-21

熊素琴(1979—)，女，碩士研究生，高級工程師，研究方向為元器件測試分析技術；E-mail: 13778029@qq.com

李求洋(1988—)，女，博士研究生，工程師，研究方向為傳感量測技術；E-mail: 1243395671@qq.com

肖志強(1998—)，男，通信作者，碩士研究生，研究方向為芯片ESD保護和DC-DC電源研制。E-mail: x1609680106@ 126.com

國網公司科技項目資助“繼電保護裝置成熟國產存儲和隔離電源替代技術研究”(5100-201946434A-0-0-00)

(編輯 葛艷娜)