蘇東來 ,韋孟宇 ,高躍明 ,陰亞東

(1.福州大學(xué) 物理與信息工程學(xué)院,福建 福州 350108;2.澳門大學(xué) 科技學(xué)院電機(jī)及電腦工程系,澳門 SAR 999078;3.福州大學(xué) 專用芯片與智能微系統(tǒng)研發(fā)中心,福建 福州 350108)

負(fù)壓直流-直流(DC-DC)變換器芯片能夠?qū)⑤斎氲闹绷髡妷?VDD)轉(zhuǎn)換為直流負(fù)電壓,為有機(jī)發(fā)光顯示器件(OLEDs)、微發(fā)光顯示器件(MicroLEDs)等提供負(fù)壓供電[1-4],因其具有重要學(xué)術(shù)及產(chǎn)業(yè)價值而受到重視和青睞。

常規(guī)負(fù)壓DC-DC 變換器芯片,如反向buckboost 型結(jié)構(gòu)[5-6],需要使用負(fù)壓來控制功率管的通斷,因此其功率管及驅(qū)動電路需要耐受較高電壓。當(dāng)前參考設(shè)計(jì)中的驅(qū)動電路主要是通過電平轉(zhuǎn)移電路來直接產(chǎn)生功率管驅(qū)動所需負(fù)電壓[7-8],因而其耐壓值需達(dá)到輸入電源電壓的兩倍左右(≈2VIN)。為避免晶體管擊穿損壞,往往需要采用成本較高的BCD 工藝[9-11]進(jìn)行設(shè)計(jì)實(shí)現(xiàn),造成了相對較高的制造成本。

反向降壓(Inverting Buck,InvBuck)型電路利用飛電容(Flying Capacitor)電壓的翻轉(zhuǎn)能夠產(chǎn)生負(fù)壓脈沖,這為負(fù)壓DC-DC 變換器中驅(qū)動功率管所需直流負(fù)壓的產(chǎn)生提供了一種替代方案。鑒于此,本文提出了一種可用于InvBuck 型負(fù)壓DC-DC 變換器的功率管驅(qū)動電路。該驅(qū)動電路利用InvBuck 型變換器飛電容產(chǎn)生的負(fù)壓脈沖生成功率管負(fù)壓驅(qū)動信號,其所有MOS 管器件只需承受較低電壓(≈VIN),因而可使用標(biāo)準(zhǔn)CMOS 工藝進(jìn)行設(shè)計(jì)實(shí)現(xiàn)。

1 總體結(jié)構(gòu)

圖1 顯示了使用本文所述功率管驅(qū)動電路的InvBuck 型負(fù)壓DC-DC 變換器的總體結(jié)構(gòu)。其中實(shí)線框所示部分為功率管驅(qū)動電路,主要包括正壓驅(qū)動電路和負(fù)壓驅(qū)動電路模塊。圖2 為該變換器正常工作時關(guān)鍵信號的時序示意圖。

如圖1 所示,變換器輸出電壓VOUT經(jīng)過采樣生成反饋電壓VBK后與參考電壓VREF進(jìn)行比較,產(chǎn)生對應(yīng)的脈寬調(diào)制(PWM)信號CLKPWM;CLKPWM輸入功率管驅(qū)動電路中的正壓驅(qū)動電路和負(fù)壓驅(qū)動電路生成正壓驅(qū)動信號CLKP1和CLKN1以及負(fù)壓驅(qū)動信號CLKN2;三路驅(qū)動信號分別對PMOS 功率開關(guān)管MP1、NMOS功率開關(guān)管MN1 和MN2 進(jìn)行驅(qū)動。如圖2 所示,CLKN1與CLKP1或CLKN2邊沿具有非重疊特性,以防止MN1 與MP1 或MN2 同時導(dǎo)通而造成功率損耗。當(dāng)CLKP1、CLKN1為0 而CLKN2大于0 時,MP1 和MN2導(dǎo)通而MN1 關(guān)斷,節(jié)點(diǎn)電壓VSW1上拉至輸入電壓VIN,VSW2下拉至地,飛電容CF將進(jìn)行正向充電而電感L 進(jìn)行續(xù)流。當(dāng)CLKP1、CLKN1大于0 而CLKN2小于0 時,MP1 和MN2 關(guān)斷而MN1 導(dǎo)通,VSW1降至接近0 而VSW2反轉(zhuǎn)為-VIN,飛電容CF將對電感L 進(jìn)行充電。通過以上操作,使電流持續(xù)由輸出端VOUT流入電感L;最終經(jīng)電容CL濾波后在輸出端VOUT上產(chǎn)生對應(yīng)的負(fù)電壓。

圖1 InvBuck 型負(fù)壓DC-DC 變換器總體結(jié)構(gòu)Fig.1 The overall structure of InvBuck negative pressure DC-DC converter

圖2 InvBuck 型變換器中關(guān)鍵信號的時序Fig.2 The sequence of key signals in InvBuck converter

由上述分析可知,該InvBuck 型變換器中功率管MP1、MN1 和MN2 關(guān)斷時其漏源電壓(VDS)均可不超過電源電壓VIN,因此無需使用耐高壓的特殊器件進(jìn)行設(shè)計(jì)。如何保證功率管驅(qū)動電路中MOS 管器件亦無需承受高電壓成為了InvBuck 型變換器設(shè)計(jì)關(guān)鍵,下文將詳細(xì)分析。

2 驅(qū)動電路子模塊電路設(shè)計(jì)

2.1 正壓驅(qū)動電路

為降低開關(guān)管同時導(dǎo)通造成的能量損耗,需要對開關(guān)管驅(qū)動信號的時鐘邊沿進(jìn)行非重疊[12]處理,以保證飛電容翻轉(zhuǎn)時能先關(guān)閉開關(guān)管MP1 和MN2,然后再開啟開關(guān)管MN1,飛電容充電時則相反。該操作是由正壓驅(qū)動電路實(shí)現(xiàn)的。

正壓驅(qū)動電路如圖3(a)所示,其可視為由或非門I3 和I6 構(gòu)成的鎖存器,通過可編程延時單元PDC1 和PDC2 以及其他邏輯門產(chǎn)生延時,以此形成邊沿非重疊的效果。同時緩沖器B1 和B2 用于驅(qū)動變換器的功率管。正壓驅(qū)動電路的工作原理如圖3(b)所示,由或非門型鎖存器結(jié)構(gòu)可知,CLKPWM的上升沿將先傳遞至CLK2產(chǎn)生下降沿,之后CLK2的下降沿傳遞至CLK1產(chǎn)生上升沿;反之,CLKPWM的下降沿將先傳遞至CLK1產(chǎn)生下降沿,之后CLK1的下降沿傳遞至CLK2產(chǎn)生上升沿,從而使CLK1和CLK2的時鐘邊沿產(chǎn)生非重疊效果。采用如圖3(c)所示的可編程延時單元(PDC)可增強(qiáng)非重疊效果;通過DIP1可修改PDC 中的電容CP進(jìn)而調(diào)整其延時。最終實(shí)現(xiàn)CLKN1的上升沿比CLKP1晚tNOV1,而其下降沿比CLKP1早tNOV2。根據(jù)上述原理,圖3(b)中的非重疊時間tNOV1和tNOV2分別表示為:

圖3 正壓驅(qū)動電路及其工作時序。(a)正壓驅(qū)動電路;(b) 工作時序;(c) 可編程延時單元(PDC)Fig.3 The positive voltage driving circuit and its working sequence.(a) Positive voltage driving circuit;(b) Working sequence;(c) Programmable delay unit (PDC)

式中:tPDC為可編程延時單元產(chǎn)生的延時;tG為邏輯門延時。由于PDC 延時遠(yuǎn)大于邏輯延時,所以驅(qū)動信號時鐘邊沿非重疊延時由tPDC決定。非重疊時間對變換器性能具有重要影響,其太短則可能因?yàn)楣に嚨钠疃a(chǎn)生重疊,過長則會降低變換器的轉(zhuǎn)換效率[13-14]。本文中tPDC通過DIP1可對非重疊時間進(jìn)行精確設(shè)置。

由于功率管存在較大柵極寄生電容,驅(qū)動電路輸出信號需要進(jìn)行緩沖以保證足夠驅(qū)動能力而實(shí)現(xiàn)功率管導(dǎo)通和關(guān)斷的快速切換。圖4(a)為驅(qū)動電路中緩沖器B1 和B2 的電路結(jié)構(gòu),圖4(b)為緩沖器電路中主要信號的工作時序。為了產(chǎn)生足夠的驅(qū)動能力,其輸出級MOS 管MPB 和MNB 具有較寬的溝道長度,因此MPB 和MNB 的驅(qū)動信號也應(yīng)當(dāng)具有一定非重疊特性,以減少M(fèi)PB 和MNB 導(dǎo)通/關(guān)閉過程中電流對沖而造成能量損耗。為實(shí)現(xiàn)一定的非重疊特性,考慮到反相器MOS 管的尺寸對信號上升/下降延時有影響,電路中I9 和I12 的NMOS 管具有比PMOS 更大的寬長比,而I10 和I11 則相反。其效果如圖4(b)所示,當(dāng)CLK3從低電平轉(zhuǎn)變成高電平時,CLK5上升延時將大于CLK7上升延時,使CLK6下降沿慢于CLK8;反之,CLK5下降延時小于CLK7下降延時,使CLK6上升沿先于CLK8;最終CLK6與CLK8之間邊沿產(chǎn)生非重疊。

圖4 緩沖器電路及其時序圖。(a) 緩沖器電路;(b) 時序圖Fig.4 The buffer circuit and sequence diagram.(a) Buffer circuit;(b) Sequence diagram

2.2 負(fù)壓驅(qū)動電路

由第1 節(jié)分析可知,當(dāng)InvBuck 型變換器中的飛電容CF反轉(zhuǎn)時,功率管MN2 源端將變?yōu)?VIN負(fù)電壓。如需關(guān)閉MN2,則此時CLKN2應(yīng)當(dāng)不高于(VTHN-VIN),其中VTHN為NMOS 閾值電壓。為滿足該要求,本文所述負(fù)壓驅(qū)動電路將利用飛電容反轉(zhuǎn)時VSW2≈-VIN從而產(chǎn)生相應(yīng)驅(qū)動電平CLKN2;而當(dāng)開啟MN2 時,則使CLKN2高于VTHN。

本文設(shè)計(jì)的負(fù)壓驅(qū)動電路如圖5 所示,其由正電平產(chǎn)生電路、負(fù)電平產(chǎn)生電路和電荷泵電路等構(gòu)成。其中正電平產(chǎn)生電路包括由參考電流IREF、NMOS 管M1 與M2、電容C1以及可編程電阻RT構(gòu)成的偏置電路、NMOS 管M3 與M4 構(gòu)成的源跟隨器和開關(guān)管M5與M6。M1和M2分別為M3和M4提供偏置。CLKPWM通過M5 和M6 控制源跟隨器工作。負(fù)電平產(chǎn)生電路由PMOS 管M7 和NMOS 管M8 構(gòu)成,柵極都接地。電荷泵電路由緩存器B4 和電容C2構(gòu)成。

圖5 負(fù)壓驅(qū)動電路Fig.5 The negative pressure drive circuit

由前文可知,當(dāng)CLKPWM為低電平時,變換器飛電容產(chǎn)生反轉(zhuǎn),VSW2≈-VIN,M5 截止而源跟隨器關(guān)閉,M6 導(dǎo)通VY將被拉低至地。由于M7 柵源電壓為0,因此將截止;同時,由于VSW2≈-VIN,M8 導(dǎo)通,CLKN2電平下降直至接近-VIN,最終造成功率管MN2 截止。反之,當(dāng)CLKPWM為高電平時,M5 導(dǎo)通使源跟隨器工作,而M6 截止;M7 柵源電壓小于0 而導(dǎo)通,CLKN2電平上升;另一方面,此時飛電容正端電壓VSW2≈0,M8 柵源電壓小于VTHN而截止。最終MN2 的過驅(qū)動電壓可表示為:

式中:IREF為輸入?yún)⒖茧娏?RT為可編程電阻值;β1和β2分別為M1 和M2 的溝道參數(shù)。通過DIP2可改變RT大小,從而調(diào)整MN2 導(dǎo)通電阻。由于源跟隨器M4 對M3 進(jìn)行分流,將造成輸出電壓VY上升緩慢;采用電荷泵可以在CLKPWM變?yōu)楦唠娖綍r對MN2 柵端進(jìn)行電荷注入,以加快CLKN2的電壓上升。

根據(jù)上述原理可知,負(fù)壓驅(qū)動電路中所有MOS 管漏源電壓均不超過VIN,因此無需采用高壓管實(shí)現(xiàn)。

3 電路仿真與驗(yàn)證

本文基于SMIC 0.18 μm Standard CMOS 工藝進(jìn)行電路設(shè)計(jì)、版圖繪制和仿真驗(yàn)證。其版圖如圖6 所示,芯片尺寸為460 μm×190 μm(不包括功率管)。

圖6 功率管驅(qū)動電路版圖Fig.6 The layout of power tube driving circuit

仿真過程中,電源電壓設(shè)置為VIN=5 V,變換器的功率管開關(guān)頻率設(shè)置為900 kHz。圖7 顯示了工藝和溫度發(fā)生變化時CLKP1和CLKN1之間的時鐘邊沿非重疊特性仿真結(jié)果。由圖7 可知,在三種典型環(huán)境下,CLKP1和CLKN1之間上升沿的非重疊時間為(5.64±0.78) ns;下降沿的非重疊時間為(5.18±0.49) ns。進(jìn)一步地,在這三種典型環(huán)境下,200 次蒙特卡羅的仿真結(jié)果顯示,CLKP1和CLKN1之間上升沿的非重疊時間范圍分別為4.20～7.76 ns,4.71～8.81 ns 和3.56～6.36 ns;下降沿非重疊時間的范圍分別為3.64～7.08 ns,4.08～8.04ns和3.14～5.88ns。可以看到,CLKP1和CLKN1之間表現(xiàn)出了良好的時鐘邊沿非重疊特性。

圖7 時鐘信號非重疊電路輸出波形。(a)上升沿TT;(b)上升沿SS;(c)上升沿FF;(d)下降沿TT;(e)下降沿SS;(f)下降沿FFFig.7 The output waveform of clock signal non-overlapping circuit.(a) Rising edge TT;(b) Rising edge SS;(c) Rising edge FF;(d) Falling edge TT;(e) Falling edge SS;(f) Falling edge FF

圖8 為負(fù)壓驅(qū)動電路中關(guān)鍵信號的仿真波形。仿真過程中控制時鐘CLKPWM占空比設(shè)置為50%。由圖8可知,CLKN2的高電平為2.83 V,低電平為-4.96 V,滿足設(shè)計(jì)要求。

圖8 負(fù)壓驅(qū)動整體電路的仿真波形Fig.8 The simulation waveform of the whole circuit of negative pressure drive

圖9 為變換器驅(qū)動電路結(jié)合功率管聯(lián)合仿真得到的輸出電壓結(jié)果?？梢钥吹?當(dāng)工藝和溫度發(fā)生變化時,各種占空比下變換器實(shí)際輸出電壓與理論計(jì)算值之間的相對誤差在0.7%內(nèi)。

圖9 輸出電壓與理想值的相對誤差統(tǒng)計(jì)圖Fig.9 The statistical diagram of relative error between the output voltage and ideal value

圖10 為變換器輸出最大電流100 mA,工藝和溫度變化時,驅(qū)動電路結(jié)合功率管聯(lián)合仿真得到的轉(zhuǎn)換效率仿真結(jié)果。其輕載時轉(zhuǎn)換效率主要取決于功率管功耗和驅(qū)動電路功耗。可以看出,通過采用本文所述功率管驅(qū)動電路,最終輸出電壓轉(zhuǎn)換效率可以保持在91%以上。

圖10 輸出效率仿真結(jié)果Fig.10 The simulation results of output efficiency

表1 將本文變換器驅(qū)動電路結(jié)合功率管的性能參數(shù)與其他文獻(xiàn)的參數(shù)進(jìn)行對比。與采用BCD 或者高壓工藝的功率管驅(qū)動電路的DC-DC 變換器相比,本文設(shè)計(jì)在輸出電壓和轉(zhuǎn)換效率上基本與參考設(shè)計(jì)持平,但由于采用標(biāo)準(zhǔn)CMOS 工藝進(jìn)行實(shí)現(xiàn),本設(shè)計(jì)在芯片工藝和成本上存在明顯優(yōu)勢。

表1 與其他文獻(xiàn)電路性能對比Tab.1 Performance comparison with references

4 結(jié)論

本文設(shè)計(jì)出一種可用于InvBuck 型負(fù)壓DC-DC 變換器的新型功率管驅(qū)動電路。分別介紹了正壓驅(qū)動電路和負(fù)壓驅(qū)動電路的工作原理和實(shí)現(xiàn)方式,進(jìn)而分析了功率管驅(qū)動電路的整體功能。不同工藝角下的整體仿真結(jié)果表明,該功率管驅(qū)動電路可以驅(qū)動功率管在20%～90%的占空比下產(chǎn)生-0.99～-4.47 V 的輸出電壓,當(dāng)輸出電流達(dá)100 mA 時轉(zhuǎn)換效率依然不低于91%。相比采用BCD 工藝的負(fù)壓功率管驅(qū)動電路,本設(shè)計(jì)采用普通COMS 工藝實(shí)現(xiàn),顯著地降低了芯片面積和制造成本,可應(yīng)用于反向降壓型負(fù)壓DC-DC 變換器。