郭仲杰，劉 申，蘇昌勖，曹喜濤，李 晨，韓 曉

(西安理工大學自動化與信息工程學院，陜西 西安 710048)

傳統(tǒng)的占空比校準電路分為有反饋環(huán)路的模擬方法和無反饋的數(shù)字校正方法。文獻[2]提出了脈寬控制回路，利用異或同或邏輯PD 作為相位檢測器，通過低通濾波器對占空比的偏差進行不斷積累，并通過共模反饋比較器來對基準電壓和輸出信號的共模電壓進行比較來控制共模反饋電壓，從而達到輸出所需的共模電壓來調(diào)整時鐘信號占空比。在文獻[3]中，通過比較低通濾波器輸出的直流分量和參考電壓來調(diào)整時鐘信號占空比，同時降低功耗。一般來說，數(shù)字技術具有更快的穩(wěn)定時間和大范圍的調(diào)整范圍。然而，它們的頻率范圍非常有限，而且比模擬信號復雜。而模擬方法則具有較高的調(diào)整精度，但是調(diào)整范圍較小[4－8]。

本文采用實時動態(tài)的高精度模擬域校準方式，所提出的高速高精度占空比調(diào)整電路具有包括壓控產(chǎn)生電路、占空比調(diào)整電路和時鐘信號合成電路。通過這些電路完成對時鐘信號占空比的調(diào)整，環(huán)路設計簡便且不需要補償以及低通濾波。

1 占空比變化分析及校準技術

在高速ADC 工作中，希望控制各個模塊電路工作的時鐘信號是穩(wěn)定的占空比為50%的時鐘信號。但是時鐘信號在傳輸過程中，經(jīng)過各種邏輯器件后，時鐘信號的上升沿和下降沿會產(chǎn)生不同程度的畸變，從而導致占空比偏離50%。除此以外，由于器件的失配、PVT 變化以及制造和工藝的偏差等也會使時鐘信號占空比產(chǎn)生進一步的偏差，為了使ADC性能達到最優(yōu)，時鐘占空比校準電路的性能在這里將會起到至關重要的作用。

占空比校準技術分為帶反饋的模擬校準方法和不帶反饋的數(shù)字式校準方法。而無論那種校準方法，都有兩個必不可少的模塊:用于檢測輸入時鐘信號信息并將之轉(zhuǎn)換為控制電壓的檢測級電路以及根據(jù)控制電壓轉(zhuǎn)換為相應占空比調(diào)整量的調(diào)整級電路。其原理如圖1 所示。

圖1 占空比校準電路原理

輸入信號CLKin經(jīng)過檢測級電路后其上升沿觸發(fā)輸出級電路產(chǎn)生上升沿，輸出控制電壓至調(diào)整級電路，對占空比進行調(diào)整并產(chǎn)生下降沿至輸出級電路，在輸出級電路將上升沿和下降沿進行合成輸出所需占空比的時鐘信號。其校準時序圖如圖2所示。

圖2 占空比校準時序

2 本文提出的占空比校正方法

本文的占空比調(diào)整電路整體結構如圖3 所示，采用環(huán)路負反饋的方式調(diào)節(jié)時鐘信號的占空比。由時鐘信號合成電路、控制電壓產(chǎn)生電路、占空比調(diào)整電路組成。CLKin為輸入時鐘信號，CLKout為該電路最終調(diào)制后的輸出時鐘信號。

圖3 電路整體架構原理圖

外部輸入進來的時鐘信號CLKin首先輸入到時鐘信號合成電路，產(chǎn)生輸出時鐘的上升沿并通過鎖存結構進行高電平保持，此時通過控制電壓產(chǎn)生電路產(chǎn)生合適的電壓信號促使占空比調(diào)整電路的電容進行放電，其放電速度與該控制電壓相關，通過放電時間來調(diào)整輸入時鐘信號的脈沖寬度，并將信號反饋回時鐘信號合成電路產(chǎn)生下降沿，從而完成輸入信號的占空比調(diào)整。

2.1 基于環(huán)路負反饋的控制電壓產(chǎn)生技術

控制電壓用于控制占空比調(diào)整電路尾電流源的電流大小，其輸出精度影響最終占空比的輸出精度。如圖4 所示，為本文的控制電壓產(chǎn)生電路，通過使用環(huán)路負反饋的方式來提高控制電壓的精度，輸出時鐘信號CLK 以及輸出時鐘反向信號控制開關管的開關控制電容MP6、MN11 的充電與放電，當電路工作在穩(wěn)定狀態(tài)時，由于電流鏡的作用，充放電速度一致，因此僅有充電時間等于放電時間，即輸出時鐘占空比等于50%。采用環(huán)路負反饋的方式通過調(diào)整調(diào)整管MP4 的過驅(qū)動電壓來調(diào)整I4的電流大小進而不斷調(diào)整控制電壓的變化。

圖4 控制電壓產(chǎn)生電路

Vsense是電路產(chǎn)生的控制電壓，用于控制圖5 中電容C的放電速度。I是電路外部給的偏置電流，VEN作為電路的使能信號，為高電平時電路不工作，Vsense電壓為低電平0 V；當VEN為低電平時電路正常工作，產(chǎn)生偏置電壓Vsense。

棚室建造要少遮光：選擇避風、向陽的地方建棚，坐北朝南，東西延伸。若有相鄰棚，棚間距離應保持7～8m，應保持在冬至日上午9時左右，以不相互遮陰為宜。在保證棚室結構牢固，便于調(diào)控溫、濕度的前提下，應適當降低棚室的高度。一般棚的高度越低，光照效果越好。要根據(jù)不同樹種確定適宜的棚高，棚的高度以2.5m為底限。棚室的結構支柱要少，支柱不要太粗、太寬，應力求棚的拱桿遮光面窄，以利少遮光。適宜的大棚采光角可增加棚內(nèi)光照，采光角度一般為24°～28°，后屋面的角度45°左右。

電路正常工作時，通過電流鏡MN2～MN3 的電流復制I1＝I，流過MP2 的電流為控制電壓產(chǎn)生電路提供偏置，因此MP1 與MP2 的寬長比比例為k∶1，其中k比較大，因此電流鏡MP1～MP2 產(chǎn)生的復制電流I3非常小，經(jīng)過MP2、MP4、MN4 之間的電流關系如式(1)所示，則偏置電壓Vsense的大小由I4決定，電流大小如式(2)所示。

式中

在圖4 中MP4 與MN7 的柵壓相等，取決于流經(jīng)MN7 的電流大小。電流鏡MN2～MN6 的比例為1 ∶4，即流過MN6 的電流為4I。電流鏡MP1～MP3的比例為1 ∶3，即流過MN6 的電流為3I，則流過MN7 的電流I6大小為I。因此其柵壓與電流I的關系如式(4)所示:

2.2 延時可調(diào)的占空比調(diào)整技術

本文的占空比調(diào)整電路由兩個反相器，一個電容組成。該調(diào)整電路通過控制電壓調(diào)節(jié)反相器的尾電流源電流大小來實現(xiàn)調(diào)整反相器翻轉(zhuǎn)時間，從而調(diào)整時鐘信號下降沿的到來時間，實現(xiàn)占空比的調(diào)整。如圖5 所示，放電速度由控制電壓Vsense決定。

圖5 占空比調(diào)整電路

通過控制電壓Vsense的大小，來控制h點電壓下降到反相器閾值電壓的時間，再通過后級反相器，通過VA信號在時鐘信號輸出電路來調(diào)整輸出時鐘信號的下降沿時間，從而調(diào)整了時鐘信號的脈沖寬度，由于MN2 不僅可以工作在飽和區(qū)，還可以工作在亞閾值區(qū)和線性區(qū)，只是相應的電流會改變，因此該電路可調(diào)的輸入信號的占空比范圍將變得非常大。

2.3 基于數(shù)字式的輸出時鐘信號合成

通過對輸出時鐘信號在調(diào)整級電路進行調(diào)整后，通過時鐘信號合成電路合成得到最終所需要的輸出信號。當輸入時鐘信號與輸出時鐘信號產(chǎn)生相位誤差時，通過輸出信號導通校準管MN，使X 點電壓為低電平，從而使CLK 為高電平，并通過鎖存結構對信號進行保持。當圖6 中的VA為高電平時，MP10 導通，將X 點電位拉高，通過INV3 使CLK 信號置為低電平并進行保持。最終輸出所需的時鐘信CLK。

圖6 時鐘信號輸出電路

3 驗證結果與數(shù)據(jù)分析

本文的時鐘校準電路基于0.18 μm 工藝下進行設計仿真，電源電壓為3.7 V，仿真結果表明在輸入100 MHz 占空比為6%與97%占空比時鐘信號，可以看出，占空比校正電路將時鐘信號校正為50%，且通過工藝角和溫度仿真驗證電路的占空比調(diào)整功能在各種環(huán)境下仿真都能保持穩(wěn)定的占空比信號輸出。

輸入頻率為100 MHz 的輸入時鐘下，產(chǎn)生占空比為50%的輸出時鐘，部分關鍵信號的輸出結果如圖7 所示，X2＿Y 為圖6 中M 處的輸出結果，當為高電位時，通過鎖存結構使輸出時鐘信號保持為高電位，并使h點電位開始放電，當放電至反相器閾值電壓時A 點電位翻轉(zhuǎn)，并將其反饋回時鐘信號輸出模塊，產(chǎn)生輸出時鐘信號的下降沿，輸出信號的上升沿和下降沿在信號輸出模塊通過鎖存結構合成為輸出時鐘信號。

圖7 時鐘占空比調(diào)整過程的重要波形

為了驗證電路的可靠性，在100 MHz 占空比20%輸入時鐘下，對電路在不同工藝角(tt，ss，ff)和溫度下的輸出時鐘信號占空比進行仿真，其仿真數(shù)據(jù)如圖8 所示，從圖中可以看出輸出時鐘信號占空比穩(wěn)定在50%，其誤差小于0.28%。

圖8 本文電路在不同工藝角、溫度下的輸出占空比

近年來，國內(nèi)外對時鐘信號的占空比校正電路有了深入的研究，本文與部分文獻的參數(shù)對比如表1所示。可以看出本文所研究的時鐘占空比校正電路有著較高的調(diào)整精度。

表1 本文電路與參考文獻的參數(shù)性能對比

4 結論

本文研究了一種用于ADC 采樣的高精度時鐘占空比校正方法，基于0.18 μm CMOS 工藝設計了一種用于ADC 的高精度采樣時鐘信號占空比校準電路，通過采用環(huán)路負反饋的控制技術，提升控制電壓的輸出精度，并通過延時可控的調(diào)整電路對輸入信號占空比進行校正并輸出高精度的占空比信號，經(jīng)仿真驗證，輸入占空比6%至97%的輸入信號可以輸出占空比穩(wěn)定為50%的時鐘信號，其輸出誤差小于0.28%。功耗和精度與現(xiàn)有文獻相比，具有明顯的優(yōu)勢。