趙大恒，王海龍，黃彥勃，張婭楠，冀云成

(1.中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081；2.中國(guó)人民解放軍63751部隊(duì)，陜西 西安 710038;3.中國(guó)人民解放軍61768部隊(duì)，海南 三亞 572099)

0 引言

航天測(cè)控鏈路通常面臨多種干擾源和多種干擾方式組成的復(fù)雜干擾環(huán)境，很大一部分電磁頻譜都將受到嚴(yán)重污染。為保障航天測(cè)控鏈路的通暢，必須提高其抗干擾能力。

目前，國(guó)內(nèi)外大多航天測(cè)控系統(tǒng)一般都采取直接序列擴(kuò)頻技術(shù)，也有系統(tǒng)采用擴(kuò)跳頻混合技術(shù)來(lái)增強(qiáng)鏈路抗干擾能力。但這些技術(shù)基本上都是屬于“盲抗干擾”方式，其抗干擾能力有一定限度，一般都是在系統(tǒng)設(shè)計(jì)之初確定，不能輕易改變或僅能做有限改變。一旦對(duì)方干擾機(jī)采取的針對(duì)性干擾超出其干擾容限難免導(dǎo)致通信中斷。在未來(lái)的戰(zhàn)場(chǎng)上要保證測(cè)控鏈路可靠性，必須發(fā)展新的智能化的抗干擾測(cè)控技術(shù)來(lái)應(yīng)對(duì)對(duì)方的各種干擾手段，要求測(cè)控系統(tǒng)的干擾檢測(cè)與抗干擾一體化設(shè)計(jì)，才能保證測(cè)控鏈路抗干擾具有針對(duì)性和實(shí)時(shí)性。因此，研究測(cè)控鏈路干擾檢測(cè)技術(shù)對(duì)提升測(cè)控鏈路的生存能力有著重要意義。

1 時(shí)域-頻域并行處理的干擾檢測(cè)方法概述

經(jīng)典的干擾檢測(cè)算法有能量檢測(cè)法 (包括時(shí)域能量檢測(cè)法[1-2]、頻域能量檢測(cè)法[3-4])、特征值法[5-6]、循環(huán)平穩(wěn)法[6-8]、小波變換法[9]以及熵檢測(cè)法[10]等，經(jīng)典的干擾檢測(cè)算法優(yōu)缺點(diǎn)如表1所示。

表1 經(jīng)典干擾檢測(cè)算法優(yōu)缺點(diǎn)

航天測(cè)控鏈路工作頻率范圍覆蓋1～40 GHz,主要面臨脈沖、單音、梳狀、阻塞窄帶、噪聲調(diào)制以及其他設(shè)備的調(diào)制體制(如BPSK、QPSK、MFSK)等多種干擾類型的干擾，針對(duì)航天測(cè)控鏈路所需檢測(cè)的干擾類型多、檢測(cè)頻段寬、實(shí)時(shí)性高及檢測(cè)門限低等特點(diǎn)，將在能量檢測(cè)算法、基于多相FFT濾波處理的頻譜信道化方法基礎(chǔ)上優(yōu)化進(jìn)行，形成基于多相FFT濾波信道化-能量檢測(cè)相結(jié)合的、時(shí)域頻域并行處理的寬頻段干擾信號(hào)快速檢測(cè)算法。

時(shí)域-頻域并行處理干擾檢測(cè)算法流程如圖1所示。針對(duì)脈沖干擾瞬時(shí)功率大、平均功率低的特點(diǎn)，在時(shí)域?qū)γ}沖干擾進(jìn)行檢測(cè)；連續(xù)波干擾、突發(fā)干擾在頻域進(jìn)行檢測(cè)。時(shí)域-頻域并行處理干擾檢測(cè)算法流程如圖1所示。

寬帶信號(hào)經(jīng)過(guò)高速AD采樣后，送入FPGA，經(jīng)過(guò)下變頻后在時(shí)域進(jìn)行脈沖干擾存在性檢測(cè)；同時(shí)將采樣信號(hào)進(jìn)行多相FFT處理，將寬帶信號(hào)分成多個(gè)子頻帶，在頻域同時(shí)對(duì)多個(gè)子頻帶進(jìn)行干擾存在性檢測(cè)。

圖1 時(shí)域-頻域并行處理干擾檢測(cè)算法流程圖Fig.1 Interference detection parallel processing algorithm in time domain and frequence domin

2 基于動(dòng)態(tài)門限的時(shí)域脈沖干擾檢測(cè)方法

工程應(yīng)用時(shí)，脈沖干擾功率變化迅速，為防止干擾功率過(guò)大對(duì)系統(tǒng)造成損壞，需要實(shí)時(shí)對(duì)信道增益進(jìn)行控制(AGC)，這樣導(dǎo)致采樣信號(hào)的噪底實(shí)時(shí)變化，需要對(duì)噪底進(jìn)行實(shí)時(shí)估計(jì)，生成動(dòng)態(tài)參考門限進(jìn)行脈沖干擾檢測(cè)。脈沖干擾檢測(cè)步驟如下：

步驟1：采樣信號(hào)送入FPGA后，先下變頻至零中頻；

步驟2：對(duì)下變頻的信號(hào)在時(shí)域求能量P=I2+Q2;

步驟3：將T1長(zhǎng)度的時(shí)域信號(hào)能量累加在一起，連續(xù)求取N段Psum1,Psum2,...,PsumN,其中最小值為噪底，用于求檢測(cè)參考門限；

步驟4：將時(shí)域采樣點(diǎn)信號(hào)能量與參考門限進(jìn)行比較，大于門限判為有干擾信號(hào)；

步驟5：重復(fù)步驟2～4。

脈沖干擾檢測(cè)流程如圖2所示。

圖2 脈沖干擾時(shí)域檢測(cè)法流程圖Fig.2 Time domain detection method for pulse interference

3 基于多相FFT與區(qū)域能量檢測(cè)的干擾信號(hào)檢測(cè)方法

3.1 多相FFT技術(shù)

航天測(cè)控鏈路需要對(duì)寬廣的頻帶進(jìn)行干擾檢測(cè),從檢測(cè)頻譜分辨率、FPGA資源利用及程序穩(wěn)定性等角度出發(fā)，將大點(diǎn)數(shù)FFT用多個(gè)小點(diǎn)數(shù)FFT實(shí)現(xiàn)。多相FFT技術(shù)是采用多相FFT算法的新型數(shù)字信道化接收機(jī)，將大點(diǎn)數(shù)的FFT分解為多個(gè)小點(diǎn)數(shù)的FFT的并行運(yùn)算，可有效提高FFT算法的并行度，具有高效率、低資源消耗的特點(diǎn)。

圖3為多相FFT結(jié)構(gòu)的算法模塊，它也可以實(shí)現(xiàn)較理想的數(shù)字信道化接收機(jī)系統(tǒng)。式(1)為實(shí)現(xiàn)圖3法結(jié)構(gòu)的數(shù)學(xué)推導(dǎo)。

(1)

圖3 多相FFT算法結(jié)構(gòu)Fig.3 Algorithm structure of multiphase FFT

圖3中，一幀數(shù)據(jù)(長(zhǎng)度為N)被抽取為p路，每路q個(gè)點(diǎn)，加窗后通過(guò)q點(diǎn)的FFT模塊后再進(jìn)行q點(diǎn)串行p路并行的合成濾波，其中第i路的合成濾波器結(jié)構(gòu)如圖4所示。合成濾波器以先進(jìn)先出方式，q點(diǎn)串行p路并行輸入輸出。

圖4 合成濾波器結(jié)構(gòu)Fig.4 Algorithm structure of synthetic filter

3.2 寬頻段上的干擾信號(hào)快速檢測(cè)方法

工程上單次檢測(cè)的帶寬為2 GHz,可將該頻帶分成多個(gè)子頻帶，并行在多個(gè)子頻帶上進(jìn)行干擾信號(hào)快速檢測(cè)。基于多相FFT技術(shù)與能量檢測(cè)相結(jié)合的干擾信號(hào)快速檢測(cè)算法的流程如圖5所示。具體步驟如下。

步驟1：2 GHz帶寬的信號(hào)經(jīng)高速AD采樣后，在FPGA中對(duì)中頻信號(hào)下變頻，將采樣的信號(hào)變?yōu)镮、Q兩路；

步驟2：經(jīng)過(guò)低通濾波器后進(jìn)行抽取，采樣率將變?yōu)樵蓸勇实囊话耄?/p>

步驟3：采用多相FFT技術(shù)，進(jìn)行262 144點(diǎn)FFT變換，將寬頻帶變?yōu)镹個(gè)子頻帶；

步驟4：在子頻帶上對(duì)FFT結(jié)果求能量，進(jìn)行多次非相干累加；

步驟5：將累加后的頻譜每3個(gè)頻點(diǎn)加到一起，進(jìn)行譜對(duì)消；

步驟6：對(duì)非相干累加的結(jié)果及譜對(duì)消后的結(jié)果進(jìn)行聯(lián)合檢測(cè)，完成干擾信號(hào)存在性檢測(cè)。

通過(guò)多相FFT技術(shù)，將大點(diǎn)數(shù)FFT用多個(gè)小點(diǎn)數(shù)FFT實(shí)現(xiàn)(如將262 444點(diǎn)FFT用16個(gè)16 384點(diǎn)的FFT實(shí)現(xiàn))，同時(shí)2 GHz帶寬(采樣率5 GHz)的頻譜將被分解成32個(gè)156.25 MHz的子頻帶，頻域求每個(gè)頻點(diǎn)的能量，將多次FFT的結(jié)果進(jìn)行非相干累加，然后通過(guò)能量檢測(cè)法在32個(gè)子頻帶上并行進(jìn)行能量檢測(cè)，2 GHz的頻段需要100 ms的檢測(cè)時(shí)間，從而完成超寬頻段上的干擾快速檢測(cè)。

圖5 寬頻段干擾信號(hào)快速檢測(cè)算法的流程圖Fig.5 Flow chart of fast detection algorithm for wideband interference signal

4 干擾檢測(cè)能力試驗(yàn)、檢測(cè)結(jié)果分析

針對(duì)所提的時(shí)域頻域并行處理干擾檢測(cè)方法，通過(guò)搭建試驗(yàn)環(huán)境的方式驗(yàn)證其性能。試驗(yàn)設(shè)備包括干擾源、信號(hào)源、衰減器、低噪聲放大器、濾波器、頻譜儀及干擾檢測(cè)終端等。

干擾信號(hào)類型包括BPSK、噪聲調(diào)頻、單音、脈沖及梳狀干擾等。干擾信號(hào)頻率在0.2～2.2 GHz,干擾檢測(cè)終端采樣率5 GHz。在不同的干噪比下進(jìn)行干擾檢測(cè)試驗(yàn)，對(duì)待檢測(cè)的各種干擾情況采用圖6所示的試驗(yàn)測(cè)試框圖進(jìn)行連接，進(jìn)行1 000次測(cè)試試驗(yàn)。

圖6 試驗(yàn)測(cè)試框圖Fig.6 Test block diagram

測(cè)試1：干擾信號(hào)形式為BPSK信號(hào)，信號(hào)中心頻率在1 268.6 MHz。帶寬分別為2 MHz、1 MHz、200 kHz、50 kHz的BPSK信號(hào)在不同的Eb/N0下的檢測(cè)概率如圖7所示。由圖7可以看出，對(duì)于帶寬大于50 kHz的BPSK干擾信號(hào)，在Eb/N0>0 dB時(shí)，檢測(cè)概率大于90%;Eb/N0>1 dB時(shí)，檢測(cè)概率大于95%。

測(cè)試2：干擾信號(hào)形式為噪聲調(diào)頻信號(hào)，信號(hào)中心頻率在1 268.6 MHz。帶寬分別為20 MHz、2 MHz的噪聲調(diào)頻信號(hào)在不同的干噪比下的檢測(cè)概率如圖8所示。由圖8可以看出，在Eb/N0=0 dB時(shí)，對(duì)于2 MHz、20 MHz的噪聲調(diào)頻信號(hào)，檢測(cè)概率達(dá)到90%以上。

圖7 BPSK干擾信號(hào)檢測(cè)概率Fig.7 Detection probability of BPSK interference signal

測(cè)試3：干擾信號(hào)形式為單音信號(hào)，信號(hào)中心頻率在1 268.6 MHz，單音信號(hào)在不同的載噪比下的檢測(cè)概率如圖9所示。由圖9可以看出，在C/N0為40 dBHz時(shí)，檢測(cè)概率達(dá)到95%以上。

測(cè)試4：干擾信號(hào)形式為梳狀干擾，信號(hào)中心頻率在1 268.6 MHz，譜間隔分別為200 kHz、100 kHz的梳狀信號(hào)在不同的干噪比下的檢測(cè)概率如圖10所示。由圖10可以看出，在Eb/N0=1 dB時(shí)，檢測(cè)概率達(dá)到95%以上。

測(cè)試5：信號(hào)中心頻率在1 268.6 MHz，占空比分別為1：1000、1：500、1：200的、周期為1 s的脈沖信號(hào)在不同的載噪比下的檢測(cè)概率如圖11所示。由圖11可以看出，在C/N0為49 dBHz時(shí)，檢測(cè)概率達(dá)到95%以上。

圖11 脈沖干擾信號(hào)檢測(cè)概率Fig.11 Detection probability of pulse signal

5 FPGA資源消耗

Xilinx公司自帶的FFT核采用串行結(jié)構(gòu)，若信號(hào)帶寬為2 GHz,經(jīng)過(guò)下變頻，數(shù)據(jù)速率變?yōu)镮、Q兩路后，信號(hào)帶寬變?yōu)? GHz，根據(jù)采樣定理，則FFT數(shù)據(jù)處理時(shí)鐘需要達(dá)到2 GHz以上，如此高速的時(shí)鐘，F(xiàn)PGA芯片無(wú)法實(shí)現(xiàn)。此外FPGA芯片的FFT核運(yùn)算時(shí)沒(méi)有動(dòng)態(tài)截位算法，造成中間過(guò)程數(shù)據(jù)位寬大、資源消耗大，導(dǎo)致內(nèi)部DSP、BlockRAM資源占用消耗均大于文中設(shè)計(jì)的并行FFT核算法。

時(shí)域-頻域并行處理干擾檢測(cè)方法的FPGA資源消耗主要由3個(gè)算法模塊構(gòu)成：多相FFT算法、時(shí)域干擾檢測(cè)算法和頻域干擾檢測(cè)算法。時(shí)頻域并行處理的干擾檢測(cè)方法與傳統(tǒng)干擾的能量檢測(cè)算法的資源消耗對(duì)比如表2所示(芯片選型為：XilinxV7-690T)。從表2可以看出，時(shí)域-頻域并行干擾檢測(cè)算法消耗的FPGA資源低于傳統(tǒng)能量檢測(cè)算法消耗資源的65%。

表2 FPGA資源消耗表

6 結(jié)論

時(shí)域-頻域并行干擾檢測(cè)方法的優(yōu)點(diǎn)是干擾檢測(cè)速度快、檢測(cè)干擾種類多、適應(yīng)寬頻段、檢測(cè)門限低、消耗的FPGA資源少、易于實(shí)現(xiàn)，能夠同時(shí)處理多個(gè)干擾，有能力對(duì)變化的干擾環(huán)境快速反應(yīng)。時(shí)域-頻域并行快速干擾檢測(cè)方法為后續(xù)抗干擾策略的制定提供了依據(jù)，提高了航天測(cè)控鏈路的生存能力。