許慶 劉洪林

（航天工程大學士官學校 北京市 102200）

1 引言

廣播式自動相關監(jiān)視（簡稱ADS‐B）技術標準是由國際民航組織所提供服務于空中交通管制的監(jiān)視技術，ADS‐B 的出現(xiàn)對整個空管體系有著深遠的影響。ADS‐B 下行方向的信號S 模式1090ES標準是由112 個信息脈沖構成的S 模式ADS‐B 長應答信號格式，內容包括經度、緯度、方位和速度等信息[1]?；赟 模式1090ES數(shù)據(jù)鏈的廣播式自動相關監(jiān)視信號接收機系統(tǒng)主要由電源供電、天線接口、射頻放大、檢波電路、FPGA 解碼運算、通信接口5 部分組成[2]。電源供電：為USB 端口提供5V 的電源，經過DC‐DC 電源芯片轉換為數(shù)字電路需要的3.3V 和1.2V 電源以及模擬電路需要的3.3V 電源；射頻放大與檢波電路：接收1090MHz 射頻信號，經過多級濾波放大、檢波、比較器等得到消息脈沖信號，輸出給數(shù)組處理器；FPGA 解碼運算：主要對消息脈沖進行處理，提取ADS‐B消息，也可以對GPS 消息進行處理，最終通過串行總線標準將數(shù)據(jù)發(fā)送給通信接口；通信接口：作為數(shù)字處理器和上位機之間的橋梁接收來自數(shù)字處理器的數(shù)據(jù)并上傳給PC 機。

2 ADS-B接收機系統(tǒng)硬件電路設計

ADS‐B 接收機硬件電路主要分為射頻前端和數(shù)字信號處理兩部分。利用Protel99 se 設計軟件實現(xiàn)電路原理圖的設計、印制電路板設計、信號分析以及電路仿真等過程。

2.1 電源模塊電路設計

電源模塊分為3.3V 與1.2V 兩部分電源電路。其中3.3V 電源電路選用德州儀器TPS62203 型DC‐DC 電源芯片。數(shù)字電源主要作為FPGA 的I/O 電源。模擬電源主要提供給射頻放大電路以及檢波電路。這款芯片是高精度的2.5‐6V 輸入，300mA 同步降壓轉換器，它的開關頻率典型值為1MHz，電壓輸出精度3%。電感起電源濾波作用，電容起濾除交流電壓分量的作用。1.2V 電源選用德州儀器TPS62207 型DC‐DC 電源芯片作為FPGA 的內核供電電源。

2.2 射頻前端電路設計

射頻前端電路由三級帶通濾波電路、兩級MMIC 放大電路以及噪聲放大電路共6 部分組成。第一級帶通濾波電路，選用中心頻率為1090MHz 的專用帶通濾波集成芯片TA0970A。該芯片的輸入和負載阻抗典型值為50Ω，輸入功率最大值為20dBm，在1075～1105MHz 帶寬內插入損耗典型值為2.3dB，紋波系數(shù)典型值為0.25dB，帶內駐波比為1.8，帶外衰減大于30dB 低噪聲信號放大器高頻電路,用于實現(xiàn)在不產生失真的條件情況下快速放大非常微弱的噪聲信號,選用MAX2649 芯片。這種芯片設計可以有效保證系統(tǒng)能夠在低頻放大微弱音頻信號時大大減少內部噪聲系數(shù),提高信號輸出端的信噪比。它在3V 電源電壓下的功耗電流應不得小于3.5mA，工作頻率范圍為400MHz～2500MHz，功率增益應不得大于14dB，噪聲系數(shù)應不得小于1.3dB。

第二級帶通濾波電路,后半段為第一級單片微波集成放大器電路選用SGA‐2486Z 芯片，該芯片為高性能的SiGe HBT MMIC 放大器，當輸入頻率為1950MHz 時，其增益為16.7dB。通過查閱芯片手冊得到C8 的值為22pF，L2 的值為22nH。其外圍元器件參數(shù)根據(jù)信號頻率1090MHz 進行設計。第二級的單片微波集成放大器電路和第三級的帶通濾波電路。芯片選擇和外圍設計同上。

2.3 檢波模塊電路設計

檢波模塊中的對數(shù)檢波電路選用AD 公司的AD8313 型對數(shù)檢波器芯片。該芯片工作頻帶為0.1GHz‐2.5GHz，可利用8 個級聯(lián)的帶寬為3.5GHz、增益為8dB 的限幅放大單元.在每個放大器的輸出通過一個檢波器將射頻信號變換成基帶。第9 個檢波器設置在AD8313 的輸入端，這9 個檢波器的輸出相加后具有分段的近似對數(shù)特性，然后再通過一個阻抗變換電元（兼低通濾波）轉換成低阻抗電壓棋式輸出。

二階濾波和峰值檢波電路選用ST 公司的帶四路運算放大器集成芯片TSH74CD。其中低通濾波器電路，主要用來濾除信號中無用的頻率成分。芯片右側部分分別設置了一個峰值信號測量檢波控制電路。它這次采用了一個新的功率峰值計算機就是能夠實時地跟蹤記憶每個輸入輸出信號的功率峰值控制電路,輸出每個信號的輸入電壓和輸出頻率,一直能夠跟蹤檢測到每個輸入輸出信號的功率峰值,并始終能夠保持跟蹤到每個輸入輸出信號的最高功率峰值。

比較器和緩沖電路中的比較器選用了德州儀器的LMV7239 集成芯片，它的兩個比較端分別是二級低通濾波的原始信號和經過峰值檢波后的信號，兩者比較得出有效脈沖，輸出給右端的緩沖電路，再輸出給數(shù)字處理器FPGA，這樣可有效預防燒壞FPGA的I/O引腳。

2.4 通信接口電路設計

數(shù)據(jù)通信接口電路選用了串口轉USB 的方式，主要完成USB對板卡供電和串口格式信息與USB 數(shù)據(jù)轉換的功能，選用了FTDI公司FT232RL 芯片。該系統(tǒng)芯片設計采用的技術是一個單塊實現(xiàn)USB 信號轉換的異步低速串行通信接口設計芯片，它在內部外嵌USB 通信協(xié)議和總線，無需再自行編寫用于USB 通信應用程序的任何固件，為低速異步串行數(shù)據(jù)通信接口系統(tǒng)設計提供了一個安全可靠的USB 通信解決模式方案。UART 兩個接口器件可以同時支持8 比特的變頻數(shù)據(jù)，1 位或2 位的數(shù)據(jù)停止位，奇、偶或復位沒有信號校驗;外部通訊波特率從300bps‐3mbps;內置256byte接收發(fā)送緩存接收傳輸緩存和128byte 接收發(fā)送緩存接受接收緩存；內部設計集成了1024biteeprom,它們還可以分別用來同時存儲USBVID、PID、編號及其他相關電子產品的英文字符等;外部支持通用USB 直流供電、自主設備系統(tǒng)供電和通用總線式設備供電,此處理器采用的是USB 直流供電；為了更方便于與它和USB 兩個接口器件進行互相匹配，內部分別設計集成了3.3v‐v 高壓邏輯電平直流變頻輸入轉換器；外部集成了1.8v‐5v 高壓邏輯輸入電壓水平變頻轉換器，可以方便地與它和UART 兩個接口器件進行互相匹配；外部支持5v/3.3v/2.8v/1.8v 復位電平變頻輸出復位電平變頻輸入；內部集成了一個上下供電復位電平控制電路；全內部變頻時鐘，不必外部時鐘振蕩器。芯片的串口通信端（1，5 引腳）與FPGA 的I/O 引腳連接，USB 端（15，16 引腳）與PC 機連接，（22，23 引腳）連接兩個發(fā)光二極管指示燈。

2.5 FPGA數(shù)字邏輯電路設計

FPGA 數(shù)字邏輯電路的功能是對所收到的信號做進一步檢測預處理。數(shù)字處理器采用Altera 公司的EP2C8T144I8 芯片,優(yōu)勢之處在于該芯片具備資源調用功能并且可以重復進行設計和修改。數(shù)據(jù)處理器的外圍電路主要由時鐘、復位、配置、以及存儲等部分組成。其中工作時鐘頻率設定為 50MHz ,由50MHz 的晶體振蕩器和處理器的時鐘引腳進行連接。由于FPGA 是采用低電平的復位,因此在其中復位引腳通過一個復位電阻將輸出端連接到3.3v ,另外輸出端則通過一個復位按鈕將輸出端接地。Altera 可編程邏輯器件選用配主動配置和JTAG方式的串行配置器件EPCS16，優(yōu)勢在于成本較低，電路簡單，安裝便捷。存儲電路采用SDRAM 作為大容量數(shù)據(jù)存儲器，用于存儲實時采集數(shù)據(jù)。最小系統(tǒng)電路原理圖由官方提供，并不需要設計。數(shù)字邏輯電路主要包括消息提取模塊、異步FIFO、串口通訊模塊。

3 ADS-B接收機系統(tǒng)測試

為確定ADS‐B 接收機系統(tǒng)的有效性，通過硬件調試與聯(lián)機測試驗證接收機系統(tǒng)能夠實時、連續(xù)地跟蹤飛行目標。

3.1 系統(tǒng)硬件調試

接收機板卡的任務是通過帶通濾波將天線上接收到的微弱高頻回波信號從伴隨的干擾和噪聲中選擇出來，并經放大和檢波，最后解調出所需要的脈沖信號后送到終端設備。利用高頻微波信號發(fā)生器輸入可控的脈沖信號來代替接收天線充當微波信號源。設置在1.09GHz 的中心頻率上，調節(jié)高頻信號功率大小，觀察板卡能否可以對數(shù)據(jù)進行正常接收和放大。輸入信號功率在‐50dBm 條件下，測量射頻放大的前端的脈沖信號證明可以有效接收。脈沖信號在示波器上很清晰地顯示出來。

動態(tài)范圍是接收機能夠正常工作所允許的輸入信號強度變化范圍。用接收機前端最大允許輸入功率與最小可檢測功率之差表示。但通常情況下，對接收機有意義的是線性工作區(qū)，即線性動態(tài)范圍，用接收機機開始出現(xiàn)過載時的輸入功率與最小可檢測功率之差表示。通過信號源測試，觀察在輸入不同的信號功率下，得到射頻前端的線性變化區(qū)域在‐33dBm～‐89dBm 之間。當輸入信號功率在‐80dBm 或更低時，接收機射頻前端無法有效接收高頻脈沖信號；當輸入信號功率在‐80dBm～‐33dBm 之間時，接收機可以有效接收脈沖信號，并隨輸入信號功率的增加而線性放大；當輸入信號功率超過‐33dBm 后，接收機不再線性放大從而進入飽和區(qū)。在測試過程中，我們測量了接收機前端對輸入最大功率的耐受度，輸入加至24dBm（信號源最大可能輸出功率）時，前端仍未燒毀，但可以看到，接收機已明顯飽和。

解調模塊主要任務是將脈沖信號解調成完整形狀的方波，通過調整信號源的輸入信號功率，觀察經解調后的脈沖信號發(fā)現(xiàn)，當輸入信號低于‐75dBm 以后，解調模塊雖然可以解調出有效的脈沖信號，但誤碼率明顯增大，已經無法滿足正常需求。

靈敏度表示接收機接收微弱信號的能力。通過測量射頻末端最小可檢測信號功率從而得到接收機實際靈敏度。調整輸入信號功率通過觀察射頻前端的脈沖信號顯示來確定接收機射頻模塊的靈敏度。通過測量發(fā)現(xiàn)，隨著輸入信號功率的減小，噪聲增多，接收脈沖越不清晰。當功率為‐83dBm 時接收機無法正常接收輸入脈沖信號，達到最小可檢測信號功率。

帶通特性的觀察是利用信號發(fā)生器掃頻的方式，通過頻譜分析儀可以很清晰地看到解調模塊的帶通范圍，噪聲頻譜圖可以測量得到帶內平坦度約為10dB。在接收天線輸入廣播式脈沖報文時，接收機板卡可以有效的接收信號脈沖。在連接接收天線的條件下，利用示波器測量板卡的FPGA 解碼模塊末端。通過示波器所顯示的脈沖信號與1090ES 數(shù)據(jù)鏈的報文標準相比對，證明了接收板卡可以有效地對脈沖信號進行編解碼得到正確的ADS‐B 報文信息。

3.2 系統(tǒng)聯(lián)機調試

從分析的角度看，實時、精確、連續(xù)四在終端界面顯示出ADS‐B 接收機跟蹤飛機軌跡是研究最重要的部分。為此，針對系統(tǒng)功能的需求，在對ADS‐B 消息接收解碼和跟蹤濾波研究的基礎上，基于ADS‐B 空情監(jiān)測系統(tǒng)應用軟件進行ADS‐B 接收機系統(tǒng)的聯(lián)機測試。

ADS‐B 空情監(jiān)測系統(tǒng)的最終目標是在指揮終端界面上實時、準確地顯示航跡消息，因此ADS‐B 接收系統(tǒng)應滿足實時管理跟蹤的目標、模擬雷達顯控終端顯示、數(shù)據(jù)記錄和回放等要求。在數(shù)字地圖上疊加動態(tài)的飛機位置信息和航跡點、航道、空域等信息，實現(xiàn)對目標飛機的實時監(jiān)控。該軟件主要分為目標航跡顯示區(qū)、目標信息顯示區(qū)以及目標高度顯示區(qū)。用戶可以任意選擇當前跟蹤到的飛機來對其進行重點監(jiān)控。在目標航跡顯示區(qū)可設置為單一目標跟蹤，顯示區(qū)域的方位可以人工控制進行旋轉，以方便指揮員下達訓練調度指令。系統(tǒng)連接完成后，運行上位機預裝好的ADS‐B 空情監(jiān)視系統(tǒng)軟件，系統(tǒng)就會進入正常工作狀態(tài)。由于本文設計的ADS‐B接收機板卡中沒有嵌入集成GPS 芯片，所以需要手動對本地的經緯度坐標進行預置，以確定目標航跡顯示區(qū)的中心位置。參數(shù)設置完成后，開啟系統(tǒng)就會對監(jiān)測范圍內的飛機目標進行實時跟蹤。被跟蹤的目標航跡、實時的位置（緯度、經度、高度）、飛機識別碼等信息就會在目標監(jiān)視界面的指定區(qū)域清晰地顯示出來。

4 小結

本文提出了1090ES 數(shù)據(jù)鏈模式下ADS‐B 硬件接收機的設計思路。利用Protel 軟件分析射頻前端電路、通信接口電路、FPGA 數(shù)字邏輯電路及電源模塊電路進行電路設計和功能介紹?；贏DS‐B接收機的結構和電路設計，開發(fā)了一種ADS‐B 接收機板卡，如圖1所示，ADS‐B 接收機板卡采用4 層結構設計，層主要元件面,底層是輔助元件面,中間兩層分別是接地層和電源層。其中與天線的接口為ARINC 429，與PC 機的接口為USB 2.0。通過硬件測試與聯(lián)機測試，驗證了ADS‐B 接收機系統(tǒng)的可行性與有效性。

圖1：ADS-B 接收機系統(tǒng)板卡