李國鑫

（上海電力大學(xué) 上海市 200090）

1 引言

碳化硅(SiC)材料作為一種很有前途的材料，在過去的幾年里引起了廣泛的關(guān)注，它經(jīng)常用于制造高溫和惡劣環(huán)境下的動(dòng)力裝置，即在高輻射和高功率的環(huán)境中有較為廣泛的應(yīng)用。與傳統(tǒng)半導(dǎo)體相比，碳化硅有較寬的帶隙，這對于陷阱的形成具有更大的電阻性。由于SiO2/SiC 存在較高的界面態(tài)密度而導(dǎo)致了碳化硅器件的使用存在一定的可靠性隱患，這極大阻礙了碳化硅功率器件的的廣泛應(yīng)用[1]。當(dāng)設(shè)備運(yùn)行時(shí)，由于陷阱和界面電荷的存在，當(dāng)碳化硅基設(shè)備處于輻射條件下時(shí)，存在被降解的風(fēng)險(xiǎn)。為了利用碳化硅生產(chǎn)可靠的功率器件，必須要研究無缺陷材料的可用性。盡管這種材料的的物理性質(zhì)是未知的，但它對精確的器件模擬極為重要。因此陷阱的行為及其對設(shè)備性能和可靠性的影響依舊處于研究中[2]。此外，在SiC 材料中可以觀察到器件物理的一些獨(dú)特特性與寬禁帶特性有關(guān)，但這些特性在Si 中沒有顯示出來[3]。本文通過計(jì)算機(jī)輔助模擬技術(shù)，深入研究了氮摻雜和鋁摻雜MOS 結(jié)構(gòu)在不同界面態(tài)對交流特性的影響。最后解釋了器件中柵偏置的長期存在的電不穩(wěn)定性是陷阱與界面電荷等其他因素導(dǎo)致的。

圖1：碳化硅MOS 結(jié)構(gòu)

2 4H-SiC MOSFET器件結(jié)構(gòu)

為了深入理解4H-SiC MOSFET 所涉及的基本現(xiàn)象，本文建立了一個(gè)碳化硅功率器件，在此器件的基礎(chǔ)上可以將器件分解為兩種不同的結(jié)構(gòu)并且分別研究它們的交流特性，為了驗(yàn)證模型的是否正確建立，首先仿真了碳化硅功率器件的閾值電壓和轉(zhuǎn)移特性，結(jié)構(gòu)如圖1所示，仿真結(jié)果如圖2和圖3，可以發(fā)現(xiàn)模擬結(jié)果與實(shí)際理論較為一致，所以可判定碳化硅功率器件模型的正確建立。

圖2：碳化硅功率器件的轉(zhuǎn)移特性

圖3：碳化硅功率器件的閾值電壓

圖4：N 型結(jié)構(gòu)

圖5：P 型結(jié)構(gòu)

為了研究碳化硅功率器件的界面態(tài)對交流特性的影響，從碳化硅功率器件的結(jié)構(gòu)中分離出兩種結(jié)構(gòu)，分別研究界面態(tài)對C/V 特性的影響。

N 型結(jié)構(gòu)如圖4，頂部有一個(gè)柵極觸點(diǎn)，底部有一個(gè)觸點(diǎn)（圖1），有一個(gè)施主摻雜。P 型結(jié)構(gòu)考慮了P 摻雜的貢獻(xiàn)，所以柵極和源接觸都定義在頂部，也就是P 型摻雜所在的位置（圖5）。

交流小信號特性的分析有兩種仿真類型，一種是頻率不變只改變直流偏置，另一種是改變頻率而直流偏置不變。本文采取了頻率不變，變交流偏置，得到了特定頻率下的C/V 特性曲線。N 型結(jié)構(gòu)的柵極電壓從負(fù)偏壓15V 掃描到正偏壓15V，而P 型結(jié)構(gòu)的柵極電壓從正15V 掃描到負(fù)偏壓15V，頻率為恒定的1KHZ。分別進(jìn)行了器件仿真和工藝仿真[4,5]。由于摻雜劑在碳化硅中的擴(kuò)散常數(shù)極小，所以用擴(kuò)散法摻入雜質(zhì)是行不通的，因此對于N 型結(jié)構(gòu)的摻雜，要利用外延生長來實(shí)現(xiàn)。而對于P 型植入?yún)^(qū)域，則建立了基于二元碰撞近似(BCA)技術(shù)的二維蒙特卡洛植入。

在器件模擬中，求解了電子和空穴的泊松方程和連續(xù)方程，并采用漂移擴(kuò)散模型求解了輸運(yùn)方程。

表1：兩種不同態(tài)密度的參數(shù)設(shè)置

3 不同界面態(tài)的比較

假設(shè)總態(tài)密度(DOS)由四個(gè)帶組成：兩個(gè)尾部帶（一個(gè)類似供體價(jià)帶和一個(gè)類似受體導(dǎo)帶）和兩個(gè)深能級帶（一個(gè)類似受體和一個(gè)類似供體），用高斯分布建模[6，7]。

其中，E 為陷阱能，EC為導(dǎo)能帶能，EV 為價(jià)能帶能，下標(biāo)(T,A,G,D)分別表示尾態(tài)、高斯態(tài)（深能級）態(tài)、受體態(tài)和施主態(tài)。

對于指數(shù)尾分布，DOS 可用其導(dǎo)帶和價(jià)帶邊截距密度（NTA和NTD）以及特征衰變能量（WTA 和WTD）來描述。對于高斯分布，DOS 由其總態(tài)密度（NGA 和NGD）、特征衰變能（WGA和WGD）和峰值能量分布（EGA 和EGD）來描述[7]。本文分別比較了無缺陷，以及加入兩種不同態(tài)密度對交流小信號特性的影響（如圖6與圖7）。

圖6：缺陷態(tài)密度1(DOS)依賴于能隙

圖7：缺陷態(tài)密度2(DOS)依賴于能隙

4 結(jié)果

4.1 N型結(jié)構(gòu)

如前所述，SiC MOSFET 的N 型摻雜是通過外延生長形成的（見圖4）。在仿真后，觀察到模擬的C/V 曲線和電容器的C/V 曲線有較為相似的趨勢（見圖8）。

圖8：不同界面態(tài)的C/V 曲線的比較

圖9：不同界面態(tài)的C/V 曲線的比較

為了研究SiO2/SiC 界面陷阱對C/V 曲線的影響，本文仿真了三種條件下的曲線，分別是在氧化物/4H-SiC 界面不引入陷阱，和分別加入兩種不同的界面態(tài)的陷阱的仿真。圖中是三種條件下柵源電容隨柵壓變化的關(guān)系曲線?？梢钥闯?，當(dāng)添加了陷阱之后，C/V曲線都表現(xiàn)出明顯的遲滯現(xiàn)象。當(dāng)電壓從負(fù)偏壓掃描到正偏壓時(shí)，陷阱依然存在大量的正電荷，所以C/V 曲線表現(xiàn)為上升。當(dāng)柵極的電壓逐漸增大后，柵極正的偏壓會形成一定的電場，最終使得陷阱被電子填充，顯示出一定的負(fù)電性。而當(dāng)柵偏壓由正到負(fù)時(shí)，陷阱中的電子無法及時(shí)釋放，所以使C/V 曲線向正電壓方向平移。

ATLAS 還可以指定缺陷態(tài)密度(DOS)作為指數(shù)衰減帶尾狀態(tài)和中間隙狀態(tài)的高斯分布的組合[8]，或者可以定義一個(gè)函數(shù)來描述陷阱密度作為能量的函數(shù)。這樣利用連續(xù)的態(tài)密度對帶隙內(nèi)含有大量缺陷態(tài)的無序材料進(jìn)行建模。本文在絕緣體/半導(dǎo)體界面添加了類似受體的陷阱。

在該結(jié)構(gòu)下，界面態(tài)添加了類受主型陷阱（空時(shí)為中性，填充電子時(shí)為負(fù)），類受體阱通常位于導(dǎo)帶附近。經(jīng)過適當(dāng)?shù)男?zhǔn)，最終的陷阱DOS 如圖6和7 中。根據(jù)這種陷阱分布，模擬的C/V 曲線很好地再現(xiàn)了柵偏置大于0V(Vgate>0V)時(shí)的實(shí)驗(yàn)電容，如圖8所示。最終的DOS 配置文件如表1，并確定在N 型區(qū)域內(nèi)存在類似于受體的接口陷阱。

4.2 P型結(jié)構(gòu)

對P 型結(jié)構(gòu)的研究采用類似的方法。設(shè)備結(jié)構(gòu)如圖5，此外，可以清楚地看到模擬出來的C/V 曲線沿Vgate 軸會有一定的平移。這些差異性表示并不是所有的物理現(xiàn)象都會被明確定義。因此，在進(jìn)一步研究SiO2/4H-SiC 界面模型時(shí)，在絕緣體/半導(dǎo)體界面引入了類供體陷阱。并定義了函數(shù)來描述帶隙中的缺陷狀態(tài)。同時(shí)應(yīng)用了指數(shù)函數(shù)和電子和空穴的俘獲截面[9]。

P 型結(jié)構(gòu)的界面陷阱設(shè)為施主型（能級為空時(shí)呈正電性，能級被電子占據(jù)時(shí)呈中性）。陷阱的影響可以更好地再現(xiàn)電容增量，但它不影響C/V 沿X 軸的曲線位置。

所以，導(dǎo)致C/V 曲線剛性平移可以歸結(jié)為由于兩種因素的：界面陷阱(Dit)和固定電荷。固定電荷的影響在這里并沒有做深入研究。半導(dǎo)體材料在SiO2 界面上的行為需要進(jìn)一步的研究和實(shí)驗(yàn)[10]。如圖9所示。

5 結(jié)論

在N 型和P 型4H-SiC 上制備的MOSFET 中的陷阱得到了深入研究。由于模擬的C/V 曲線很好地與經(jīng)驗(yàn)曲線相吻合，可以肯定SiC MOSFET 的界面陷阱模型與碳化硅材料較為準(zhǔn)確的被定義。這里仍然存在幾個(gè)起源尚不清楚的界面陷阱。因此，需要做進(jìn)一步的綜合分析。從實(shí)驗(yàn)的角度來看，需要像電致發(fā)光等研究來精確地確定產(chǎn)生這些界面陷阱的缺陷是什么。TCAD 模擬是預(yù)測分析和表征相關(guān)陷阱狀態(tài)的寶貴工具。進(jìn)行二維模擬是理解載流子輸運(yùn)過程中各種物理現(xiàn)象的作用以及這些現(xiàn)象如何影響4H-SiC MOSFET 電性能的關(guān)鍵。