官郭沁，鄒 榮，左青云，田 盼，呂杭炳，田 志，王奇?zhèn)?，?敏，楊 志

（1.上海交通大學(xué) 電子信息與電氣工程學(xué)院 微納電子學(xué)系 薄膜與微細(xì)技術(shù)教育部重點(diǎn)實(shí)驗(yàn)室，上海 200240；2.上海華力微電子有限公司，上海 201314；3.上海集成電路研發(fā)中心有限公司，上海 201210；4.中國科學(xué)院微電子研究所，北京 100029）

0 引 言

隨著半導(dǎo)體技術(shù)的發(fā)展，工藝節(jié)點(diǎn)越來越先進(jìn)，傳統(tǒng)的閃存技術(shù)在65 nm 節(jié)點(diǎn)以下遇到了瓶頸，可靠性和漏電等問題制約了浮柵結(jié)構(gòu)閃存向更低工藝節(jié)點(diǎn)微縮。而隨著人工智能、物聯(lián)網(wǎng)以及可穿戴電子等技術(shù)的發(fā)展，半導(dǎo)體存儲(chǔ)器需要更快的讀寫速度和更高的集成度以滿足大數(shù)據(jù)時(shí)代下人們對(duì)海量數(shù)據(jù)的存儲(chǔ)需求。為了尋求閃存在更低節(jié)點(diǎn)下的替代者，基于新的材料和存儲(chǔ)機(jī)制，目前已有多種新型存儲(chǔ)方案被提出，如相變存儲(chǔ) 器（PCRAM）、磁 存 儲(chǔ) 器（MRAM）、鐵 電存 儲(chǔ) 器（FeRAM）以及阻變存儲(chǔ)器（RRAM）[1?5]。其中，RRAM 由于其結(jié)構(gòu)簡單、可微縮性能好、讀寫速度快、功耗低以及與現(xiàn)有互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）工藝兼容性好等優(yōu)勢(shì)而被廣泛研究[6?10]。

典型的阻變存儲(chǔ)器具有簡單的兩端金屬?絕緣層?金屬結(jié)構(gòu)，主要由金屬材料制備的上下電極和金屬氧化物材料制備的阻變層構(gòu)成，工作原理為：在外加電壓下，薄膜阻變層的電阻態(tài)會(huì)發(fā)生改變，撤去電壓后這些電阻態(tài)會(huì)保留，因而阻變存儲(chǔ)器的電阻可以在高阻態(tài)與低阻態(tài)之間轉(zhuǎn)變。從高阻態(tài)變?yōu)榈妥钁B(tài)的過程一般稱為置位過程，反之則稱為復(fù)位過程，有些阻變器件在進(jìn)行置位/復(fù)位操作之前需要外加一個(gè)比置位電壓更大的電壓來使器件從初始阻態(tài)變?yōu)榈妥钁B(tài)，此過程稱為初始化過程。Wong 等人對(duì)金屬氧化物阻變存儲(chǔ)器的機(jī)理和極性以及包括HfOx、AlOx、NiO、TiOx和TaOx在內(nèi)的多種材料進(jìn)行了系統(tǒng)地概述[11]。在這些材料體系中，Ta/TaOx由于其優(yōu)越的耐受性能[12]（＞1012），使得其可以在嵌入式存儲(chǔ)設(shè)備中得到應(yīng)用，被認(rèn)為是最具產(chǎn)業(yè)化價(jià)值的材料體系之一。

Li 等人研究了氧化鉭阻變存儲(chǔ)器的初始化條件，其初始化電壓依賴于阻變層厚度[13]，分布于3.3～5.3 V 之間，操作電流為5 mA。Chen 等人對(duì)低溫等離子體氧化形成的氧化鉭薄膜的阻變特性進(jìn)行了研究，其操作電流可以降低至微安級(jí)別，操作電壓在3.5～5 V 之間[14]。然而，在邏輯工藝節(jié)點(diǎn)迅速微縮的情況下，除阻變存儲(chǔ)器的尺寸需要持續(xù)微縮以獲得更高的集成度外，在更先進(jìn)的工藝節(jié)點(diǎn)下阻變存儲(chǔ)器的操作電壓和電流也需要隨尺寸微縮而減小以匹配相應(yīng)工藝節(jié)點(diǎn)的晶體管。對(duì)于40 nm工藝節(jié)點(diǎn)，阻變存儲(chǔ)器的初始化電壓應(yīng)小于3.5 V，操作電流應(yīng)在100 μA 以內(nèi)。因此，基于40 nm 工藝節(jié)點(diǎn)與CMOS 完全兼容的氧化鉭阻變存儲(chǔ)器初始化電壓調(diào)制，是亟待解決的關(guān)鍵問題。

本文采用物理氣相沉積和等離子體氧化等工藝在40 nm 晶體管后段集成了阻變單元，并系統(tǒng)地研究了等離子體氧化時(shí)間和阻擋層厚度對(duì)初始化電壓的影響。所制得的器件可在3.3 V 的初始化電壓和小于100 μA 的操作電流條件下穩(wěn)定工作，置位/復(fù)位電壓在1.8 V以內(nèi)。

1 器件結(jié)構(gòu)和制備方法

圖1 為本文所采用的阻變單元膜層堆砌結(jié)構(gòu)示意圖，采用下電極、緩沖層、阻變層、阻擋層、上電極的膜層結(jié)構(gòu)。由于化學(xué)機(jī)械研磨形成的下電極表面可能有不可控缺陷，而阻變層薄膜的質(zhì)量是影響器件性能的關(guān)鍵因素，因此相比于傳統(tǒng)的金屬?絕緣層?金屬結(jié)構(gòu)，在下電極與阻變層之間淀積了一層緩沖層。

為了調(diào)制器件性能，在上電極和阻變層之間插入了一層金屬阻擋層。除了研究單個(gè)阻變單元（One?Resistance，1R）的特性外，同時(shí)也對(duì)晶體管?電阻（One?Transistor?One?Resistance，1T1R）結(jié) 構(gòu) 的器件進(jìn)行 了研究。

圖2 為1T1R 結(jié)構(gòu)示意圖，阻變單元的下電極通過金屬導(dǎo)線和接觸孔與晶體管漏端相連。

圖1 阻變單元膜層堆砌結(jié)構(gòu)示意圖

圖2 1T1R 結(jié)構(gòu)示意圖

阻變單元的制備方法如下：首先通過光刻和刻蝕過程形成下電極孔，下電極通過物理氣相沉積的方法進(jìn)行填充并采用化學(xué)機(jī)械研磨的方法使下電極表面平整化。接著在下電極上通過物理氣相沉積形成一層緩沖層氮化鉭。阻變層通過物理氣相沉積和等離子體氧化處理形成，一定厚度的金屬鉭被沉積在緩沖層之上，并采用氧化性氣體進(jìn)行氧化處理形成氧化鉭。

隨后，在阻變層之上采用物理氣相沉積的方法依次沉積了鉭金屬阻擋層和上電極。最后通過光刻和刻蝕對(duì)上電極進(jìn)行圖形化處理，形成阻變單元，其截面的透射電子顯微鏡（TEM）圖片如圖3 所示。器件的制備完全在12 英寸晶圓代工廠內(nèi)完成，晶體管采用標(biāo)準(zhǔn)40 nm邏輯工藝，完整的集成方法與現(xiàn)有的CMOS 工藝完全兼容。

圖3 阻變單元截面TEM 圖

2 結(jié)果和討論

2.1 阻變薄膜成分及元素價(jià)態(tài)分析

對(duì)通過物理氣相沉積和等離子體氧化處理形成的氧化鉭阻變薄膜進(jìn)行了X 射線光電子能譜（XPS）分析。從阻變層表面開始，對(duì)薄膜進(jìn)行持續(xù)刻蝕，每隔一段時(shí)間收集刻蝕到的深度所對(duì)應(yīng)的物性信息，并繪制成曲線。圖4 為不同刻蝕時(shí)間下Ta 4f 高分辨XPS 圖譜。結(jié)果表明，代表10～110 s 的4 條曲線中，有明顯的Ta5+峰出現(xiàn)，這表示薄膜表層檢測到了完全氧化的Ta2O5，同時(shí)隨著刻蝕時(shí)間的增加，Ta5+的峰強(qiáng)度逐漸減小?？涛g時(shí)間到135 s 時(shí)，出現(xiàn)了Ta2+的峰，薄膜內(nèi)檢測到未完全氧化的TaOx成分。在135～235 s 之間，Ta2+的峰逐漸變得明顯，同時(shí)Ta5+所對(duì)應(yīng)的峰強(qiáng)度繼續(xù)減小?？涛g時(shí)間到235 s 之后，Ta5+和Ta2+的峰基本已經(jīng)消失，阻變薄膜已經(jīng)被刻蝕完。XPS 結(jié)果表明，通過氧化形成的阻變層中氧的含量呈梯度分布，表層的金屬Ta 被完全氧化成為Ta2O5，到達(dá)一定深度后，為非化學(xué)計(jì)量整比的TaOx，Ta2O5在薄膜中的比例會(huì)隨深度的增加而減少。

圖4 不同刻蝕時(shí)間下Ta 4f高分辨XPS 圖譜

2.2 初始化電壓調(diào)制

圖5 為等離子體氧化處理的時(shí)間與器件性能的關(guān)系。氧化處理的溫度和功率不變，時(shí)間分別為25 s，35 s，45 s，阻擋層厚度為3 nm。發(fā)現(xiàn)器件初始化電壓隨氧化時(shí)間增加而增大，置位/復(fù)位電壓無明顯變化，特別是，當(dāng)氧化時(shí)間為45 s 時(shí)，器件可以在超過4.5 V 的電壓下初始化為低阻態(tài)，但后續(xù)無法通過置位/復(fù)位循環(huán)完成高低阻態(tài)的轉(zhuǎn)變。

氧化鉭材料體系的阻變類型一般被認(rèn)為是氧空位的 導(dǎo) 電 細(xì) 絲 型[15?17]，導(dǎo) 電 細(xì) 絲 主 要 在Ta2O5中 形 成[15]。XPS 結(jié)果表示所制備的阻變薄膜是非完全化學(xué)計(jì)量配比的氧化鉭，也說明了氧空位和晶格缺陷的存在。初始化過程是氧化鉭的軟擊穿過程，增加等離子體氧化處理時(shí)間會(huì)使阻變層中Ta2O5層變厚，軟擊穿過程所需要的外加電壓也就越大，亦即初始化電壓會(huì)變高，當(dāng)氧化時(shí)間增加至45 s 后，初始化電壓過高而導(dǎo)致阻變層發(fā)生硬擊穿，從而使阻變薄膜失去電阻轉(zhuǎn)變特性。在初始化過程中，氧空位構(gòu)成的導(dǎo)電通道第一次形成，而置位/復(fù)位過程是導(dǎo)電細(xì)絲的再形成和斷裂過程，這取決于少量氧離子（氧空位）的行為，所以置位/復(fù)位電壓與氧化時(shí)間并無明顯關(guān)系。

圖5 等離子體氧化處理時(shí)間與器件性能對(duì)比

圖6 為鉭阻擋層厚度與器件性能的關(guān)系，氧化時(shí)間固定為35 s，阻擋層厚度分別為3 nm，4 nm，5 nm?？梢钥吹阶钃鯇雍穸鹊脑黾涌梢允沟贸跏蓟妷航档汀＿@可能是由于阻擋層Ta 與上層的Ta2O5接觸，誘導(dǎo)界面中產(chǎn)生缺陷，降低Ta2O5層的化學(xué)計(jì)量比，使得導(dǎo)電通道更易形成，從而降低了初始化電壓。Govoreanu 等人在研究HfO2薄膜的阻變特性時(shí)也有類似的結(jié)論[18]。

圖6 阻擋層厚度與器件性能對(duì)比

上述結(jié)果說明，通過調(diào)整等離子體氧化處理時(shí)間和阻擋層厚度，器件的初始化電壓可以被調(diào)制，而置位/復(fù)位電壓不會(huì)發(fā)生明顯變化。通過選取合適的工藝參數(shù)，可以定制不同性能的器件。

2.3 1R 與1T1R 結(jié)構(gòu)器件的I?V 特性

采用25 s 的等離子體氧化時(shí)間和4 nm 的阻擋層厚度，對(duì)1R 結(jié)構(gòu)器件的電阻轉(zhuǎn)變特性進(jìn)行了測試。以2.9 V 的初始化電壓和100 μA 的限制電流進(jìn)行初始化操作后，器件處于低阻態(tài)。如圖7 所示，在外加電壓（以上電極加正電壓為正）從0 V 增加到0.95 V 期間，器件成功復(fù)位，電壓從0.95 V 降到0 V 的過程中，器件已處于高阻態(tài)。當(dāng)繼續(xù)把外加電壓從0 V 增加到-0.75 V時(shí)，器件置位成功，電壓從-0.75 V 降到0 V 的過程中，電阻已處于低阻態(tài)。在該條件下，器件可以穩(wěn)定地進(jìn)行超過60 次置位/復(fù)位循環(huán)而不發(fā)生器件性能的衰退。

圖7 1R 結(jié)構(gòu)RRAM 的典型I?V 曲線

圖8 為相同工藝條件下1T1R 結(jié)構(gòu)器件的典型I?V圖線。在1T1R 結(jié)構(gòu)中，通過調(diào)整晶體管的柵極電壓，可以限制通過阻變單元的電流，有利于防止電流過沖現(xiàn)象并提高器件的循環(huán)特性[19]。

圖8 1T1R 結(jié)構(gòu)RRAM 的典型I?V 曲線

測試過程中，40 nm 晶體管柵極被加上合適的電壓以提供100 μA 的限制電流，1T1R 結(jié)構(gòu)器件的初始化電壓為3.3 V。相比1R 結(jié)構(gòu)，1T1R 結(jié)構(gòu)因?yàn)橛芯w管的存在，初始化電壓略有增加，置位/復(fù)位循環(huán)中的操作電流被限制在100 μA，同時(shí)由于限制了通過器件的電流，器件的置位/復(fù)位電壓會(huì)有所增大（＜1.8 V）。在0.5 V的讀取電壓下，器件的存儲(chǔ)窗口為1R 的5 倍。在12 英寸晶圓上集成了多個(gè)1T1R 結(jié)構(gòu)的阻變存儲(chǔ)器器件，并對(duì)超過100 個(gè)樣本點(diǎn)進(jìn)行了電阻轉(zhuǎn)變特性的測量，所有器件在合適的電壓（＜3.5 V）激勵(lì)下均可以成功地進(jìn)行初始化、置位和復(fù)位操作。這表明集成工藝具有良好的穩(wěn)定性，且基于氧化鉭的阻變存儲(chǔ)器在40 nm 節(jié)點(diǎn)下具有良好的產(chǎn)業(yè)化潛力。

3 結(jié) 論

本文基于氧化鉭材料體系，采用完全兼容的CMOS工藝在40 nm 晶體管后段集成了阻變單元，制備了阻變存儲(chǔ)器器件。研究發(fā)現(xiàn)，器件的初始化電壓在可以通過調(diào)節(jié)等離子體氧化處理時(shí)間和阻擋層厚度來調(diào)制，器件初始化電壓隨氧化時(shí)間增加而增大，增加阻擋層厚度也可以有效降低初始化電壓。選擇合適的工藝參數(shù)所制備的1T1R 結(jié)構(gòu)阻變存儲(chǔ)器具有良好的操作穩(wěn)定性，其初始化電壓為3.3 V，置位/復(fù)位電壓在1.8 V 以內(nèi)。本研究內(nèi)容驗(yàn)證了該材料體系、器件結(jié)構(gòu)和集成工藝在40 nm 節(jié)點(diǎn)下有大規(guī)模生產(chǎn)應(yīng)用的潛力。

致謝：感謝國家重點(diǎn)研發(fā)計(jì)劃（2018YFB0407500）對(duì)本研究工作的支持。感謝上海華力微電子有限公司、上海集成電路研發(fā)中心有限公司、中國科學(xué)院微電子研究所為本文所做工作提供的實(shí)驗(yàn)環(huán)境支持。