劉 云，李明達

(中電晶華(天津)半導體材料有限公司 天津300220)

0 引 言

輕摻硅外延層/重摻襯底的材料結構作為現(xiàn)代電力電子器件、光電探測器件等的功能材料，利用外延層的生長方式不僅有效改善原始硅單晶襯底的晶體質量，顯著提升電參數(shù)的一致性，而且可以提供電阻率的快速躍變，是有源器件的核心工作區(qū)[1]。在一定特定領域，重摻態(tài)的硅單晶襯底至輕摻態(tài)的硅外延層呈現(xiàn)的過渡層結構，在該反應態(tài)中電阻率的穩(wěn)態(tài)數(shù)值比襯底電阻率高至少兩個數(shù)量級[2]。通常工藝制備的外延層的參數(shù)特點是外延層厚度的數(shù)值比電阻率數(shù)值高至少一個數(shù)量級，由于外延層的沉積時間相對較長，此時外延層擁有足夠的時間使電阻率從重摻態(tài)上升到輕摻態(tài)，工藝實現(xiàn)相對容易[3]。但在特殊的應用領域，迫切需要研發(fā)出一種特殊外延層，其電阻率近乎厚度的數(shù)值，呈現(xiàn)一種薄層高阻的硅外延層結構，由于外延生長厚度薄，所導致的顯著工藝特點是反應時間被嚴重縮短，如果采用先期常規(guī)的外延工藝獲得外延層結構，在過渡層呈現(xiàn)的特點是電阻率難以在十分有限的反應時間內上升到目標預設值。其工藝難度體現(xiàn)在外延生長過程始終受到外延系統(tǒng)、襯底等背景因素自摻雜的嚴重影響，過渡層結構占比較大，外延層電阻率難以實現(xiàn)分布平坦化，最終呈現(xiàn)出的狀態(tài)是薄層高阻外延工藝的穩(wěn)定性較差，導致國內技術指標落后于國外水平，遲遲無法達到特征應用器件的設計要求[4]。

基于外延生長各相關影響因素的理論分析和實際工藝經驗，解決薄層高阻外延的生長工藝參數(shù)的均勻性及穩(wěn)定性等多項難題，重要工藝決定因素是生長過程中對各類自摻雜等擾動因素的有效抑制，核心是需要在短的外延反應時間迅速提升電阻率的爬升程度，從而解決關鍵難點，保證外延層厚度的占比幅度。本文通過重點研究外延結晶溫度、硅外延反應原子結合快慢程度等關鍵條件對外延層自摻雜擾動的作用機制，并自主設計極限低溫生長、遮蔽層預覆蓋、工藝氣體長期高溫烘焙等工藝手段，實現(xiàn)了薄層高阻外延層的生長均勻性，其過渡層結構、結晶質量等綜合指標也都滿足要求。

1 實 驗

1.1 實驗設備

本文實驗過程采用由同心環(huán)狀的感應加熱線圈、圓盤石墨基座、鍍金的石英反應腔、造負壓的尾氣系統(tǒng)等組成的常壓式多片平板式的外延反應系統(tǒng)，其石墨基座的表面均勻排布有8 個生長片坑，每個片坑內可放置一片硅單晶拋光片作為本次實驗的生長基底，在外延層沉積過程中，本實驗設定外延生長基座以4～6 r/min 的速率沿順時針轉動，可使各反應片的生長流場條件更趨均勻。外延爐腔體頂部位置安裝有一個紅外測溫式探頭，可以監(jiān)控反應基片的溫度，代表外延工藝過程中的溫度。

1.2 生長原材料

實驗所用硅單晶拋光片的規(guī)格為＜100＞晶向，它的直徑為150 mm，N 型/As，厚度為625±15μm，電阻率為0.01～0.02 Ω·cm。同時襯底的背面包覆有一層厚度4 500 ? 的材質為SiO2的致密背封層。本文的重摻襯底/輕摻硅外延層，其目標厚度為12%±2%μm，電阻率為28%±2%Ω·cm 的范圍，可以看出此時外延層電阻率的數(shù)值已經超過厚度數(shù)值的兩倍。這樣一種薄層高阻的外延結構，同時要求其片內距邊緣6 mm 范圍內的厚度不均勻性低于1%，電阻率不均勻性低于2%，提升了制備難度。外延層表面生長質量包括層位錯、滑移線、霧等常見晶體缺陷的評價等級需要滿足應用要求。

薄層高阻硅外延層因自身參數(shù)特征、均勻性和生長質量的要求控制較常規(guī)外延層的工藝控制過程更為困難，而且反應過程中對各類雜質的擾動作用也將更易于發(fā)生，對反應過程中各類氣源的純度要求也更高。在本實驗中課題組選擇三氯氫硅(SiHCl3)作為生長反應源，純度要求是不低于4 N。同時課題組引入具備還原性的超純主氫作為工藝反應氣體，提出的純度要求是高于6 N(常規(guī)工藝是5 N)，這樣從反應源頭屏蔽各類潛在雜質對高阻外延生長過程的擾動因素，為此設計出外延反應路線是工藝載氣主氫攜帶生長原料(SiHCl3)和特定規(guī)格的摻雜源(磷烷)從生長腔體的一端引入，在高達1 000 ℃的高溫化學反應中，SiHCl3通過主氫展開一系列中間反應過程最終還原為Si 原子，采用層島結合的方式逐步進行外延層生長。

1.3 外延材料性能表征

硅外延層的表面檢驗方式為使用鹵素射燈，通過目檢的方式，逐片檢驗硅外延層的表面質量。表面質量達到光亮無明顯缺陷的要求后，課題組才能夠對其表面參數(shù)進行表征，包括進行外延層的厚度、外延層的電阻率和襯底與外延層之間形成的過渡層結構。外延層電阻率：通過自動型的汞探針設備，依靠電容-電壓的測試原理來進行表征。外延層過渡層結構：采用擴展電阻測試系統(tǒng)來檢測和表征形貌。外延層的厚度：由傅里葉變換的紅外光譜的測試儀，通過紅外反射法，無損表征外延層厚度。

本課題組采用標準5 點測試法，即分別取中心點和兩條垂直直徑距邊緣6 mm 的位置，采用標準偏差方法來表征參數(shù)均勻性水平。

2 結果與分析

2.1 外延表面質量控制

通常認為硅外延層的生長、結晶質量與外延工藝過程的溫度及其分布梯度、反應中硅原子結合速率、生長中工藝氣體的純度等級、原始襯底的表面質量等因素均呈現(xiàn)出密切相關的關聯(lián)度。實現(xiàn)外延層的表面質量良好，是后續(xù)評價外延層厚度、電阻率等關鍵性能參數(shù)的先決條件。實驗中也發(fā)現(xiàn)，外延層的工藝生長設定溫度將決定外延層材料的結晶質量完整性。本文實驗初始的工藝溫度設計范圍是1 000～1 100 ℃。通過工藝驗證的實驗結果表明，當生長溫度設定為低于1 040 ℃的反應狀態(tài)時，外延材料的表面就會呈現(xiàn)出表面粗糙度大，總體顯現(xiàn)出霧面感的一種彌漫性晶體缺陷狀態(tài)，如圖1(a)所示。課題組經分析，將其歸因于工藝過程中一旦生長溫度過低時，硅外延整體反應過程中所發(fā)生的一系列中間反應過程就會存在氣源結合不平衡、不充分性，隨膜層積累，最終導致宏觀狀態(tài)下的表面結晶不完整性，在目檢過程中強光燈下呈漫反射效應。

圖1 外延結晶質量與反應溫度的關系Fig.1 Relationship between epitaxial crystal quality and reaction temperature

課題組通過設定一系列反應實驗條件，發(fā)現(xiàn)當升高反應工藝溫度，達到1 040 ℃以上的實驗指標時則不再容易觀察出霧面感的缺陷，如圖1(b)所示，可以具備厚度和電阻率表征的條件。

2.2 外延厚度均勻性控制研究

本實驗所用的外延反應系統(tǒng)，在反應腔體的左側設有三路主氫等氣體的輸運通道，即中心區(qū)域、左右兩側設置氣體通道。在硅外延反應中主氫有兩種角色：充當還原性的反應氣體、原料運輸載氣。由于其通入量遠大于三氯氫硅和摻雜氣體，外延層厚度均勻性在很大程度上與主氫的分布狀態(tài)呈極大關聯(lián)，其典型的外延流場的模型結構如圖2 所示。通過優(yōu)化進氣的主氫流量，在工藝過程中主要是進氣閥門的開閉合程度，可以改變主氫進氣階段在反應腔體中的集中程度，從而實現(xiàn)對外延流場狀態(tài)的控制。主氫流量與外延層的厚度不均勻性經本文實驗驗證的反應作用關系如表1 所示。隨著中路進氣流量的變化，外延層厚度不均勻性呈現(xiàn)出明顯變化的趨勢。當腔體中心區(qū)域的進氣＝主氫流量增長至110 Slm(標準狀況下，L/min)這一程度時，中心和兩側的進氣流量得到了最好的流場平衡，此時所得的外延層的厚度不均勻性已經可以達到小于1.0%，表明外延系統(tǒng)內已經成功實現(xiàn)了勻流反應結構。

圖2 硅外延系統(tǒng)流場分布結構示意圖Fig.2 Schematic diagram of flow field distribution structure of silicon epitaxial system

表1 氣流分布特征與外延層厚度均勻性的關系Tab.1 Relationship between air distribution characteristics and uniformity of epitaxial layer thickness

2.3 外延電阻率均勻性控制研究

對于薄層高阻的外延層，已經介紹了其與襯底的電阻率的差值是3個數(shù)量級，與外延層厚度相比是2 倍的關系。參數(shù)疊加的過程導致反應時間很短的情況下，反應過程易受各類自摻雜的擾動影響，此時相較常規(guī)外延層的參數(shù)規(guī)格對自摻雜、均勻性的控制難度顯著增加，其中工藝條件中的反應溫度直接與吸附于石墨基座、石英腔體系統(tǒng)以及重摻襯底內所含雜質的揮發(fā)狀態(tài)相關。實驗中工藝溫度設定為＞1 040 ℃，實驗所得的外延層電阻率及均勻性結果如圖3 所示。表明工藝溫度升高導致的外延層的電阻率數(shù)值呈現(xiàn)出向上增長的趨勢，同時外延層的均勻性表現(xiàn)出變大的趨勢，這可歸因于高溫下的主動摻雜入外延層的效率已經出現(xiàn)下降的趨勢，所對應的硅外延層中心區(qū)域的阻值因而呈現(xiàn)出升高的趨勢，但同時邊緣位置受高溫下雜質的自揮發(fā)效應，出現(xiàn)進一步增長的趨勢。這是由于高溫下系統(tǒng)、基座、襯底等來源的揮發(fā)雜質在反應前期上升至滯留層后，一直封閉于反應氣氛中而無法被輕易帶出腔體外，造成隨后在開始外延層生長后，硅生成原子與摻雜劑原子、自摻雜劑原子同時摻入，起到了額外摻雜的效果，造成外延層的中心區(qū)域與邊緣位置的電阻率分布展現(xiàn)出不均勻的特點，從而呈現(xiàn)出均勻性明顯變差的效果。因此，在工藝溫度與外延層表面質量實驗結果的作用下，本實驗取反應溫度的下限。具體到基于本次實驗結果，最終選用1 040 ℃這一生長溫度，可兼顧表面質量和減弱邊緣區(qū)域自摻雜效應的實驗設計 目標。

圖3 生長溫度與薄層高阻外延電阻率及均勻性的作用關系Fig.3 Relationship between growth temperature and resistivity and uniformity of thin-layer highresistance epitaxy

石墨基座作為本次硅襯底片的生長載體，反應過程中可能作為最大的背景雜質來源，若釋放雜質將成為非可控摻雜源，而且難以去除，將直接影響外延層邊緣位置的電阻率，最終造成整體均勻性的惡化?；诒痈咦柰庋拥哪繕藚?shù)特性，本實驗在硅外延反應開始前，預先通入無摻雜SiHCl3，這樣給基座表面覆蓋多晶硅封閉層，其作用是對石墨基座表面的雜質實施了掩蔽作用。但是實驗中也發(fā)現(xiàn)一旦通入量過大或者反應時間過長，會導致多晶硅膜層過度厚，這樣對于實驗所使用的襯底原SiO2層背封結構就會在反應過程中吸附過多的多晶硅顆粒，從而導致背封層背面硅渣吸附的總平整度變差這一結果，極容易導致形成的晶圓片報廢以及邊緣開裂。

實驗中不同的基座通入的無摻雜SiHCl3的通入量和反應時間，折算成多晶硅層的生長厚度，如圖4所示，為工藝驗證對外延電阻率及其均勻性的影響效果。無包硅條件，外延層的邊緣環(huán)境的生長過程中受自摻雜的影響，片內邊緣電阻率呈現(xiàn)出急劇偏低這一現(xiàn)象，造成電阻率整體的不均勻性高于5%的反應結果。當包硅厚度為1μm 時，在掩蔽基座雜質的同時，基座表面附著的多晶硅層也通過質量轉移效應對襯底邊緣的裸露硅層封閉，使外延層邊緣的雜質摻入效果與中心區(qū)域的差值減小，最終獲得＜2.5%外延層電阻率的不均勻性；當無摻雜SiHCl3的通入量和反應時間折算成多晶硅層的生長厚度達到2μm 時，多層硅層對邊緣的裸露硅層雜質封閉作用進一步加強，電阻率不均勻性目前可以達到＜2.2%這一水平，且目檢判斷邊緣形貌仍舊呈現(xiàn)出較為平滑的狀態(tài)，如圖5 所示；但無摻雜SiHCl3的通入量和反應時間所折算成的多晶硅包覆層的厚度進一步增加時，對邊緣位置的電阻率改善作用已經不再明顯。此時再目檢時會發(fā)現(xiàn)襯底背面和邊緣吸附多晶硅顆粒越來越多，不僅襯底背面的背封層平整度呈現(xiàn)出顯著變差的趨勢，而且更為關鍵的是硅片倒角邊緣位置的形貌逐漸變得粗糙，這些多晶硅顆粒的吸附在后續(xù)器件工藝過程中極易自行脫落，嚴重影響后續(xù)使用。

圖4 不同基座預包硅厚度對應的外延層電阻率均勻性Fig.4 Resistivity uniformity of epitaxial layer corresponding to different silicon pre-coated thicknesses

圖5 基座包硅厚度不同導致的硅外延邊緣形貌差異Fig.5 Differences in morphology of silicon epitaxial edge caused by different thicknesses of silicon-coated susceptor

前述實驗中，基于低溫生長、基座包硅等工藝設計可以在一定程度上改善自摻雜，從而改善外延層電阻率的均勻性，但面對薄層高阻外延層電阻率數(shù)值高于厚度兩倍的獨特參數(shù)特性，以上電阻率均勻性的改善效果仍與＜2%的目標存在一定技術差距，尤其是主參考面方向的電阻率呈現(xiàn)出始終嚴重偏低的狀態(tài)，成為制約外延層材料功能化的關鍵原因。本文基于外延材料的電阻率爬升特點設計了外延本征層的預覆蓋法，即在生長目標參數(shù)的摻雜外延層之前制備一層不摻雜層，給重摻襯底表面覆蓋一層致密的阻擋層，有效抑制襯底片正面揮發(fā)出來的雜質外逸，防止雜質進入反應氣氛的滯留層中，從而保護所需外延層電阻率的均勻性。

由于外延層厚度和電阻率的協(xié)同性要求，外延本征層的具體生長厚度需結合電阻率均勻性的改善效果以及擴展電阻測試結果來綜合確定，既要達到掩蔽襯底雜質的作用，又要防止本征層的生長時間過長，導致電阻率提升幅度高于目標摻雜外延層時出現(xiàn)“高阻夾層”的情況。實驗對比分析了0.5～2.0μm外延本征層的生長厚度對電阻率均勻性和過渡層結構的影響，實驗結果分別如表2 和圖6 所示?？砂l(fā)現(xiàn)當本征層生長厚度達到1μm 時進行摻雜目標外延層的生長，由于前期有效抑制襯底表面雜質的氣相擴散，已經可以減弱自摻雜效應的影響，邊緣電阻率得到顯著提升，總體電阻率不均勻性可以控制在低于2%的水平，并且經過渡層結構檢測外延層電阻率未出現(xiàn)“高阻夾層”。反之，當本征層繼續(xù)增加厚度，電阻率均勻性雖然可以繼續(xù)小幅改善，但因電阻率提升幅度過高極為容易形成“高阻夾層”，將對后續(xù)應用的器件性能構成不良影響，因而綜合考慮后選擇外延本征層的預覆蓋厚度設定為1μm 的工藝條件。

表2 不同本征層覆蓋厚度對應的外延層電阻率均勻性Tab.2 Resistivity uniformity of epitaxial layer corresponding to different intrinsic layer thicknesses

圖6 不同本征層預覆蓋厚度對應的過渡層形貌Fig.6 Transition layer morphology corresponding to different intrinsic layer pre-coated thicknesses