唐光慶 曾鑫 馮志斌 康丙寅

摘要：系統(tǒng)級(jí)封裝（SysteminPackage，SiP）設(shè)計(jì)理念是實(shí)現(xiàn)電源小型化的有效方法之一。然而，SiP空間有限，功率開(kāi)關(guān)MOSFET的集成封裝方案對(duì)電源性能影響大。本文討論同步開(kāi)關(guān)電源拓?fù)渲械陌霕騇OSFET的不同布局方法，包括基板表面平鋪、腔體設(shè)計(jì)、3D堆疊等;以及不同的電源互連方式，包括鍵合、銅片夾扣等。從封裝尺寸、載流能力、熱阻、工藝復(fù)雜度、組裝維修等方面，對(duì)比了不同方案的優(yōu)缺點(diǎn)，為電源SiP的設(shè)計(jì)提供參考。

關(guān)鍵詞：系統(tǒng)級(jí)封裝;腔體;3D堆疊;鍵合;銅片夾扣

0引言

隨著電子技術(shù)的快速發(fā)展和終端應(yīng)用場(chǎng)景更加苛刻，小型化電源的需求越來(lái)越迫切。實(shí)現(xiàn)小型化的有效方法之一是采用系統(tǒng)級(jí)封裝（System in Package，SiP）設(shè)計(jì)。其理念是采用裸芯片，通過(guò)多芯片組裝，最終形成具有完整電源功能的封裝產(chǎn)品。相較基于分立封裝器件的電源產(chǎn)品，電源SiP的基板面積降至10%～20%，在性能、成本等方面也具有優(yōu)勢(shì)[1]。

為提高大功率電源SiP效率，一般將傳統(tǒng)開(kāi)關(guān)電源拓?fù)渲械睦m(xù)流二極管同步MOSFET取代形成如圖1所示的同步開(kāi)關(guān)電源拓?fù)洌?個(gè)MOSFETQ1和Q2形成半橋結(jié)構(gòu)。MOSFET是影響電源效率、熱環(huán)境等性能的關(guān)鍵器件[2]。因此，半橋MOSFET的集成方案需要全面論證，以滿足SiP封裝尺寸、載流能力、熱阻、工藝、組裝維修等方面的需求。

本文討論了同步開(kāi)關(guān)電源拓?fù)渲械陌霕騇OSFET的基板表面平鋪、腔體設(shè)計(jì)、3D堆疊等布局方法，以及鍵合絲、銅片夾扣等互連方式，通過(guò)對(duì)比不同方案的優(yōu)缺點(diǎn)，為電源SiP方案設(shè)計(jì)提供參考。

1MOSFET裸芯片結(jié)構(gòu)

功率開(kāi)關(guān)MOSFET有3個(gè)端口，即漏極、源極和柵極。一般裸芯片的背面設(shè)計(jì)為漏極，正面是源極和柵極。源極和漏極的面積大，為大電流路徑。正反兩面根據(jù)實(shí)際應(yīng)用濺射不同金屬層。如圖1所示的半橋MOSFET結(jié)構(gòu)中，上管Q1的源極與低邊的MOSFETQ2的漏極互連在一起。

2半橋MOSFET布局方法

2.1基板表面平鋪

半橋MOSFET的平鋪布局如圖2所示。為提高電源SiP的散熱性能，降低大電流路徑的互連電阻，裸芯片背面的漏極通過(guò)錫膏燒焊到基板表面。正面的源極和柵極可通過(guò)鍵合絲或銅片夾扣連接到基板的焊盤(pán)上[3]。兩芯片的源漏通過(guò)基板的銅導(dǎo)帶實(shí)現(xiàn)互連。由于在基板表面，芯片的組裝維修都十分便利。

2.2腔體設(shè)計(jì)

平鋪布局要求基板表面和芯片間有安全距離。為減小封裝面積，可以采取如圖3所示的腔體設(shè)計(jì)，即將基板的外層開(kāi)放式開(kāi)窗，將MOSFET芯片燒焊在內(nèi)層，基板鍵合焊盤(pán)仍在表面[4]。受電源SiP空間限制，腔體開(kāi)窗面積對(duì)芯片的組裝修改產(chǎn)生一定的影響。腔體設(shè)計(jì)節(jié)省了基板焊盤(pán)和芯片間的距離，有利于電源SiP整體尺寸的減小。

2.33D堆疊

如圖4所示，半橋MOSFET可采用縱向3D堆疊減小封裝面積。兩芯片的源極、漏極及與基板導(dǎo)帶的互連一般采用銅片夾扣[5]。芯片與銅片間仍通過(guò)錫膏燒焊互連。3D堆疊對(duì)組裝要求高，芯片焊接偏移需控制嚴(yán)格，避免與柵極鍵合絲短路;并且芯片維修的便利性差。

3互連工藝

3.1引線鍵合工藝

引線鍵合以技術(shù)成熟、工藝簡(jiǎn)單、成本低廉、適用性強(qiáng)等特點(diǎn)而在電子工程互連中占據(jù)重要地位[5]。由于鋁絲/硅鋁絲的導(dǎo)電能力強(qiáng)，價(jià)格低廉、延展性好，所以常用作MOSFET的鍵合引線。

鍵合絲的材料和絲徑影響MOSFET的過(guò)流能力，表1是常見(jiàn)的鍵合絲徑及其過(guò)流能力。

3.2銅片夾扣工藝

銅片夾扣鍵合是通過(guò)回流焊接的方式，將有特殊形狀的銅片焊接于芯片上，實(shí)現(xiàn)2個(gè)MOSFET的源漏極和基板導(dǎo)帶的互連。銅片的形狀與芯片開(kāi)窗尺寸和版圖設(shè)計(jì)相關(guān)，避免與芯片柵極走線和鍵合絲短路。MOSFET芯片表面需要濺射焊錫可浸潤(rùn)的金屬材料，如鈦鎳金等，工藝比較復(fù)雜。

*25A為32根45μm絲徑的硅鋁絲并聯(lián)鍵合，20A為8根100μm絲徑的鋁絲并聯(lián)鍵合

4半橋MOSFET集成方案

在本節(jié)討論中，功率SiP設(shè)計(jì)要求輸出電流達(dá)30A;尺寸小于15mm×15mm，以滿足整機(jī)對(duì)電源小型化的需求。因此，選用的某型號(hào)MOSFET裸芯片，其常溫下最大持續(xù)漏極電流為95A，尺寸為4mm×4mm。通過(guò)討論不同布局和互連方式的優(yōu)缺點(diǎn)，確定滿足電源SiP要求的方案。

4.1基板表面平鋪鍵合方案

基板鍵合焊盤(pán)尺寸設(shè)計(jì)為4mm×0.5mm，滿足源極多鍵合絲并聯(lián)要求。鍵合焊盤(pán)和芯片燒焊焊盤(pán)的安全距離定為0.25mm。則2個(gè)MOSFET的總封裝面積約為38mm2。鍵合絲有兩種選擇。選擇1是MOSFET的源極和柵極采用相同的45μm絲徑的硅鋁絲。源極最多能鍵合32根硅鋁絲并聯(lián)，由表1知MOSFET的安全電流達(dá)25A。選擇2是MOSFET的柵極和源極分別采用45μm絲徑的硅鋁絲和100μm絲徑的鋁絲。源極最多能鍵合8根鋁絲并聯(lián)，安全電流達(dá)到20A。

在基板表面平鋪方案中，MOSFET熱量主要是通過(guò)漏極單面向基板傳導(dǎo)。

4.2基板表面平鋪銅片夾扣方案

基板表面平鋪銅片夾扣方案如圖5所示。MOSFET源極互連改為0.2mm厚度的銅扣，可承受164A電流。受MOSFET的持續(xù)漏極電流限制，該方案的半橋MOSFET的載流能力為95A。銅扣在基板上的焊盤(pán)尺寸設(shè)計(jì)為4mm×1.5mm，則封裝面積約為46mm2。大面積銅片幫助MOSFET的熱量雙面向基板傳導(dǎo)，極大地降低了芯片的熱阻。

4.3腔體設(shè)計(jì)鍵合方案

在腔體設(shè)計(jì)中，為了組裝和維修，開(kāi)窗面積設(shè)計(jì)為4mm×4.2mm。該方案的鍵合設(shè)計(jì)同方案4.1，則需要37.6mm2的封裝面積，安全電流為25A（32根45μm絲徑的硅鋁絲并聯(lián)）或20A（8根100μm絲徑的鋁絲并聯(lián)）。

4.4腔體設(shè)計(jì)銅片夾扣方案

該方案的銅扣互連設(shè)計(jì)同方案4.2，開(kāi)窗設(shè)計(jì)同方案4.3，需要45.6mm2的封裝面積，載流能力為95A。

和方案4.1和4.2對(duì)比，腔體設(shè)計(jì)對(duì)半橋MOSFET封裝面積改善不多。但是可減小MOSFET芯片與周?chē)骷副P(pán)的距離，從而減小了電源SiP整體封裝尺寸。

由于MOSFET燒焊在基板內(nèi)層，相對(duì)于基板表面平鋪方案，散熱性略差，可通過(guò)適當(dāng)增加散熱鋪銅面積改善熱阻。

4.53D堆疊銅片夾扣方案

3D堆疊通過(guò)利用縱向空間提高封裝效率。若銅扣在基板上的焊盤(pán)尺寸同方案4.2，該方案可將半橋MOSFET的封裝面積減小至30mm2。兩片銅扣使芯片雙面散熱，極大地降低了熱阻。

4.6方案對(duì)比

表2概述了半橋MOSFET不同集成方案的優(yōu)缺點(diǎn)?；灞砻嫫戒佹I合和腔體設(shè)計(jì)鍵合方案的工藝復(fù)雜度低，組裝維修便利性好，但是無(wú)法滿足電源SiP輸出電流的要求。基板表面銅片夾扣方案在熱阻、工藝復(fù)雜度和組裝維修便利性之間取得了較好的平衡，但是封裝尺寸不利于電源SiP的小型化設(shè)計(jì)。3D堆疊銅片夾扣方案具有最小的封裝面積和很好的導(dǎo)熱性能，但是工藝復(fù)雜度高，組裝維修便利性低。腔體設(shè)計(jì)銅片夾扣是相對(duì)折中的方案，可以滿足電源SiP設(shè)計(jì)要求。

5結(jié)束語(yǔ)

本文討論了半橋MOSFET不同集成方案。為滿足電源SiP輸出電流達(dá)30A，尺寸小于15mm×15mm的要求，相對(duì)折中的方案是采用腔體設(shè)計(jì)銅片夾扣方案。該方案的載流能力達(dá)到了MOSFET的最大持續(xù)漏極電流95A;熱阻低;因?yàn)楣?jié)省了MOSFET裸芯片與周?chē)副P(pán)的距離，有利于電源SiP的小型化。

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