吳玉龍

（南京磐能電力科技股份有限公司 江蘇 南京 210031）

引言

慣性技術(shù)在運(yùn)動(dòng)過程中進(jìn)行導(dǎo)航技術(shù)，實(shí)際工作中慣性導(dǎo)航技術(shù)不能依靠在外界前提下完成，導(dǎo)航工作，在實(shí)際工作過程中，不能夠向外界頻繁的發(fā)射其他種類的信號(hào)，而且發(fā)射出來的信號(hào)有一定的隱蔽性。導(dǎo)航系統(tǒng)工作過程中由于慣性系統(tǒng)的優(yōu)勢。在許多行業(yè)上廣泛應(yīng)用。導(dǎo)航計(jì)算機(jī)是慣性導(dǎo)航的核心，主要工作內(nèi)容為信息采集、數(shù)據(jù)處理、數(shù)據(jù)輸出等隨著慣性導(dǎo)航和計(jì)算機(jī)技術(shù)不斷發(fā)展，基于FPGA處理器系統(tǒng)性能得到提升和發(fā)展。

1 設(shè)計(jì)需求分析

慣性導(dǎo)航自身優(yōu)勢十分明顯，主要是其具備的嚴(yán)格的自主性、隱蔽性、干擾性、而且系統(tǒng)速度位置信息通過加速度，使得重要的信息在積分運(yùn)算中得到，但是需要注意，系統(tǒng)工作時(shí)間不能夠過長，長時(shí)間的導(dǎo)航任務(wù)，需要降低對(duì)慣性精度要求，而且需引進(jìn)其他硬件科研設(shè)備輔助工作進(jìn)行，降低系統(tǒng)價(jià)格提升對(duì)，慣性器根據(jù)自身要求，對(duì)慣性導(dǎo)航進(jìn)行調(diào)整，慣性導(dǎo)航系統(tǒng)在實(shí)際工作中分成不同的類型，根據(jù)坐標(biāo)系建立情況和環(huán)境有著巨大差異，工作人員需根據(jù)實(shí)際情況，對(duì)慣性導(dǎo)航進(jìn)行調(diào)整，避免其在使用和運(yùn)行過程中受到外界環(huán)境的影響，空間穩(wěn)定水平和和本地水平存在兩種不同的方式，在地球自傳等多方面影響前提下，需應(yīng)用計(jì)算機(jī)硬件來對(duì)導(dǎo)航工作進(jìn)行補(bǔ)償，本地水平平臺(tái)式的特點(diǎn)是：主要是在應(yīng)用過程中根據(jù)重力加速度等其他特點(diǎn)，進(jìn)行使用和應(yīng)用，平臺(tái)式慣性導(dǎo)航系統(tǒng)工作中，往往需根據(jù)硬件條件的運(yùn)行情況來決定后續(xù)設(shè)備的使用情況。輔助設(shè)備特備多[1]。

2 導(dǎo)航計(jì)算機(jī)硬件設(shè)計(jì)

2.1 處理器系統(tǒng)設(shè)計(jì)

處理器系統(tǒng)包括ARM處理器、DSP處理器，ARM處理器和DSP處理器外部儲(chǔ)存接口連接在FPGA系統(tǒng)應(yīng)用過程中，通過兩種網(wǎng)絡(luò)接口進(jìn)行穩(wěn)定控制連接，ARM處理器在使用過程中，將不同的處理端口進(jìn)行連接，而且實(shí)際應(yīng)用過程中，通過DSP處理器的啟動(dòng)，將兩種處理程序進(jìn)行有效加載[2]。儲(chǔ)存器設(shè)置，組合計(jì)算機(jī)框圖，有利于提升計(jì)算器儲(chǔ)存功能使用。使用中可以看出，系統(tǒng)導(dǎo)航儲(chǔ)存器主要分成三種，分別為ARM、DSP處理器在運(yùn)行過程中，需要嚴(yán)格遵守其使用限制。共享儲(chǔ)存器需要在FPGA中實(shí)現(xiàn)存儲(chǔ)器接口控制，動(dòng)態(tài)存儲(chǔ)器接口控制相對(duì)而言比較復(fù)雜。SDRAM儲(chǔ)存器是一種動(dòng)態(tài)隨機(jī)儲(chǔ)存器，容量為256MB，環(huán)保封裝綠色無污染，儲(chǔ)存深度為8M。FLASH儲(chǔ)存器容為2MX16bit，工作電壓為3V，擦寫次數(shù)為100000次，儲(chǔ)存時(shí)間為22年。

2.2 FPGA設(shè)計(jì)

導(dǎo)航計(jì)算機(jī)中，技術(shù)人員根據(jù)自身工作能力需要完成處理器相關(guān)設(shè)備之間的接口交集，同時(shí)在使用過程中，通過不斷的調(diào)整和研究，提升導(dǎo)航計(jì)算機(jī)的使用范圍，提高應(yīng)用人群的針對(duì)性。三個(gè)處理器的外部儲(chǔ)存器接口，用于參數(shù)儲(chǔ)存器的FLASH、硬件設(shè)備對(duì)I/O數(shù)量要求也比較高，數(shù)據(jù)共享的SRAM等儲(chǔ)存器需連接FPGA。FPGA主要設(shè)備和信號(hào)線包括ARM處理器外部儲(chǔ)存接口，最常見的FPGA架構(gòu)由一系列的用來實(shí)現(xiàn)應(yīng)用程序的可配置邏輯塊（LAB），多是同步電路，需要一個(gè)全局時(shí)鐘信號(hào)，驅(qū)動(dòng)整個(gè)系統(tǒng)上的信號(hào)同步和操作的時(shí)序。一個(gè)復(fù)雜的設(shè)計(jì)包含多個(gè)時(shí)鐘，因此需要內(nèi)部全局時(shí)鐘通過不同頻率和相位的變換，產(chǎn)生單獨(dú)的時(shí)鐘域。HDL語言適用于自頂向下的設(shè)計(jì)，支持模塊化編程，不隨芯片的工藝布局變化而變化，程序的復(fù)用性和可移植性較好。而原理圖輸入在EDA軟件上繪制特定功能的電路圖實(shí)現(xiàn)，在頂層設(shè)計(jì)、手工優(yōu)化電路方面有節(jié)省資源、圖形界面強(qiáng)的特點(diǎn)。對(duì)于系統(tǒng)接口電源、DSP和ARM處理器接口電源，系統(tǒng)對(duì)3.3V電源總電流需求不高，所以使用LDO型電源轉(zhuǎn)換芯片。

3 導(dǎo)航計(jì)算機(jī)軟件設(shè)計(jì)

完整的FPGA設(shè)計(jì)流程包括設(shè)計(jì)輸入，綜合，轉(zhuǎn)換，映射，布局布線，生成配置文件以及下載和調(diào)試等步驟。為了能夠提升導(dǎo)航計(jì)算機(jī)的應(yīng)用價(jià)值，設(shè)計(jì)內(nèi)容一直伴隨著仿真，包括行為和功能仿真，門級(jí)仿真，時(shí)序仿真，系統(tǒng)內(nèi)部驗(yàn)證等。多信息組合導(dǎo)航技術(shù)發(fā)展，導(dǎo)航計(jì)算機(jī)軟件對(duì)等待CPU、I/O設(shè)備內(nèi)存空間等系統(tǒng)資源，實(shí)際應(yīng)用過程中，不同用戶所呈現(xiàn)的工作狀態(tài)有著極大的差別，為了滿足社會(huì)發(fā)展需求，在實(shí)際工作中，需通過硬件設(shè)施優(yōu)化，從而改善整體行業(yè)的工作方式。而導(dǎo)航計(jì)算機(jī)，在實(shí)際使用中，經(jīng)常會(huì)遇到需要將某個(gè)BUFG上的時(shí)鐘信號(hào)通過系統(tǒng)普通輸出。在編譯器map的過程中就會(huì)出現(xiàn)錯(cuò)誤，為避免這種情況發(fā)生，需提示規(guī)避錯(cuò)誤的方法，就是在約束文件中加上一條約束，而一個(gè)用戶任務(wù)能夠有多種運(yùn)行狀態(tài)，懸置態(tài)、就緒態(tài)、休眠態(tài)、延遲態(tài)。一個(gè)任務(wù)首先是等待其他任務(wù)釋放信號(hào)量，在部分代碼中，函數(shù)創(chuàng)建了二進(jìn)制信號(hào)量，將DSP給ARM處理器中斷和中斷程序相關(guān)聯(lián)。

4 結(jié)束語

針對(duì)基于FPGA的異構(gòu)多處理器導(dǎo)航計(jì)算機(jī)設(shè)計(jì)進(jìn)行深入探究，工作人員需認(rèn)識(shí)其存在的問題，并在實(shí)際設(shè)計(jì)工作中提出針對(duì)性的解決辦法，在不同處理器下的異結(jié)構(gòu)導(dǎo)航計(jì)算機(jī)，需通過實(shí)驗(yàn)方式提高系統(tǒng)實(shí)用性，提高相應(yīng)工作效率。