周光澤 陳光勝

摘 要：為精確測量角度位置電機(jī)閉環(huán)控制，提出基于FPGA的BISS-C協(xié)議寄存器配置與數(shù)據(jù)讀取方法。首先研究BISS-C協(xié)議組網(wǎng)方式與幀格式，闡述寄存器讀寫模式與數(shù)據(jù)讀取模式;然后針對正余弦編碼器細(xì)分芯片IC-NQC，利用FPGA芯片靈活性及并行運(yùn)行效率高等特點(diǎn)，通過狀態(tài)機(jī)設(shè)計(jì)寄存器讀寫電路與數(shù)據(jù)傳輸電路，實(shí)現(xiàn)對IC-NQC芯片參數(shù)配置與數(shù)據(jù)讀取。采用精密擺動電機(jī)進(jìn)行實(shí)驗(yàn)驗(yàn)證。實(shí)驗(yàn)數(shù)據(jù)為MA時(shí)鐘頻率5mHz，數(shù)據(jù)交換周期100kHz，滿足精密擺動電機(jī)運(yùn)動控制定位要求。

關(guān)鍵詞：BISS-C;FPGA;寄存器配置;數(shù)據(jù)交換;微特電機(jī)

DOI：10. 11907/rjdk. 201165

中圖分類號：TP319文獻(xiàn)標(biāo)識碼：A 文章編號：1672-7800（2020）010-0179-05

Abstract： In order to meet the accuracy requirements of digital galvanometer motion control system for position measurement， this paper proposes a method for register configuration and data reading of BISS-C protocol based on FPGA，conducts circuit design and experimental verification for this method. First， the BISS-C protocol networking mode and frame format are studied， and its register configuration mode and data read mode are described in detail. Then， for the features of FPGA flexibility and high parallel operation efficiency， the register configuration circuit and data transmission circuit are designed by the state machine. The experimental verification is conducted by galvanometer motor. In the experiment， the MA clock frequency is 5mHZ and the data exchange period is 100kHZ. Its reliability and accuracy meet the positioning requirements of the digital galvanometer motion control system.

Key Words： BISS-C; FPGA; register configuration; data exchange; micro special motor

0 引言

在精密擺動電機(jī)運(yùn)動控制系統(tǒng)中常采用增量式編碼器測量電機(jī)角度值[1]。相對于傳統(tǒng)的方波編碼器，正余弦編碼器具有分辨率可拓展優(yōu)點(diǎn)。由于受到碼盤加工工藝、電源波動、環(huán)境溫度變化、讀數(shù)頭的非線性等因素影響，位置檢測元件輸出的正余弦編碼器信號常具有直流電平誤差、幅值誤差、正交相位誤差、諧波分量誤差、噪聲誤差等，直接影響伺服控制系統(tǒng)精度與可靠性[2]。對正余弦編碼器輸出角位置信號誤差進(jìn)行有效修正與補(bǔ)償，采用合適的插值方法從正余弦信號中提取高分辨率的位置信息以滿足伺服系統(tǒng)高精度控制要求，具有重要的研究與應(yīng)用價(jià)值。

為提高正余弦編碼器測量精度，需求解正余弦信號周期內(nèi)的精確相位獲得更高精度，該方法稱為細(xì)分技術(shù)。常用的細(xì)分方法有正切直接計(jì)算法[3]、閉環(huán)跟蹤法[4]、CORDIC算法[5]、麥克勞林級數(shù)法[6]等。文獻(xiàn)[7]提出采用DSP處理器設(shè)計(jì)CORDIC算法方案，對11位正余弦編碼器細(xì)分，最終采樣電路分辨率達(dá)到29位，但在實(shí)際工程應(yīng)用中存在浪費(fèi)芯片資源和通信效率不高的缺點(diǎn)。因此，為保證高精密電機(jī)控制系統(tǒng)采樣速率，本文選用IC-Haus正余弦編碼器細(xì)分芯片IC-NQC對編碼器正余弦信號進(jìn)行細(xì)分。基于動態(tài)閉環(huán)跟蹤細(xì)分技術(shù)的IC-NQC芯片可靈活轉(zhuǎn)換正余弦信號，并通過BISS-C通信協(xié)議輸出絕對值角度信號，以提高通信效率和細(xì)分精度。

BISS（Bidirectional Synchronous Serial）是IC-Haus公司開放的一種數(shù)字通信接口協(xié)議[8]。BISS通信協(xié)議為主機(jī)和傳感器提供雙向通信標(biāo)準(zhǔn)，適用于實(shí)時(shí)數(shù)據(jù)采集。相對于ENDAT協(xié)議，BISS在組網(wǎng)方式和線補(bǔ)償方式上具有領(lǐng)先優(yōu)勢。BISS協(xié)議最新版本BISS-C協(xié)議，與之前的Biss版本完全兼容。BISS協(xié)議的解碼方式包括軟件解碼和硬件解碼;文獻(xiàn)[9]采用DSP芯片作為數(shù)據(jù)采樣主控芯片解碼方案，最終數(shù)據(jù)交換周期可達(dá)40[μ]s。相對于串行運(yùn)算的軟件解碼，并行運(yùn)算的硬件解碼可提供更高的通信效率。硬件解碼可通過FPGA和BISS Master解碼芯片實(shí)現(xiàn)。BISS Master靈活性較差、成本較高，不利于商用。FPGA芯片因其并行運(yùn)行，性能強(qiáng)大且拓展性較好，是一種較為理想的通信解碼方式。因此，本設(shè)計(jì)選用XILINX公司的SPARTAN-6系列FPGA芯片用以實(shí)現(xiàn)BISS-C通信協(xié)議硬件解碼。

1 BISS-C通訊協(xié)議

1.1 BISS-C組網(wǎng)方式

BISS-C通信協(xié)議是一種全雙工同步串行通信協(xié)議，BISS-C組網(wǎng)方式包括總線（bus）和點(diǎn)對點(diǎn)（point-to-point）兩種模式。

總線（bus）模式配置中，所有連接設(shè)備首尾相連，每個(gè)設(shè)備包含多個(gè)從接口，主設(shè)備接口可在一個(gè)數(shù)據(jù)交換周期內(nèi)與多個(gè)從接口進(jìn)行通信。如圖1所示，每個(gè)從機(jī)接口包含兩個(gè)端子（SLI和SLO），SLI線用于接收前端發(fā)射信號，SLO線用于發(fā)射信號。SLO和SLI以鏈狀形式連接所有主從接口。主控接口通過MA信號線向所有從設(shè)備提供時(shí)鐘信號。第一個(gè)從接口（first slave）即第一個(gè)數(shù)據(jù)傳輸?shù)街鳈C(jī)的從接口，其SLO線直接連接到主SL信號線上。主機(jī)MO接口連接到最后一個(gè)從接口（last slve）SLI信號線上。不同于BISS-B協(xié)議連接的從接口只有8個(gè)，BISS-C協(xié)議從機(jī)沒有數(shù)量限制，體現(xiàn)了BISS-C通信協(xié)議的優(yōu)越性。

點(diǎn)對點(diǎn)（point-to-point）模式中，主控接口（master）只連接一個(gè)帶有若干從接口（slave）的從機(jī)。通過差分信號，主機(jī)向傳感器提供時(shí)鐘脈沖MA，從接口通過SL信號線同步將數(shù)據(jù)回傳給主機(jī)。在點(diǎn)對點(diǎn)模式中，BISS-C通信協(xié)議只有兩根差分信號線，與SSI協(xié)議和BISS-B協(xié)議完全匹配。本實(shí)驗(yàn)采用點(diǎn)對點(diǎn)配置方式，主機(jī)為FPGA，從機(jī)為IC-NQC細(xì)分器，如圖2所示。

1.2 BISS-C幀格式

點(diǎn)對點(diǎn)模式中，BISS-C通信幀時(shí)序如圖3所示。當(dāng)空閑時(shí)，主接口MA時(shí)鐘線發(fā)送高電平，SLO信號線反饋保持高電平，表明從機(jī)準(zhǔn)備進(jìn)行數(shù)據(jù)通信。通信開始時(shí)，主接口發(fā)送時(shí)鐘信號向從接口申請數(shù)據(jù)通信。時(shí)鐘信號MA第一個(gè)上升沿同步從接口，第二個(gè)上升沿發(fā)送口，SLO反饋發(fā)送低電平，生成“ACK”位。實(shí)際上，由于通信線延遲（line-delay），MA時(shí)鐘信號和SLO信號會產(chǎn)生一定的延遲，所以BISS-C通信協(xié)議規(guī)定每個(gè)數(shù)據(jù)交換周期開始后都要檢測線延遲。ACK保持低電平直到檢測完成，SLO發(fā)送表示START位的高電平，隨后發(fā)送CDS（control data slave）標(biāo)志位。之后的若干位都是數(shù)據(jù)位，反饋周期信號和角度信號。數(shù)據(jù)信息發(fā)送完成，SLO信號線反饋低電平，表示“TIMEOUT”位，至此一個(gè)數(shù)據(jù)通信周期結(jié)束。在TIMEOUT超時(shí)這段時(shí)間內(nèi)，MA發(fā)送CDM（control data master）位。超時(shí)結(jié)束，MA和SLO再次置高，準(zhǔn)備下一次數(shù)據(jù)交換。

1.3 寄存器通信與數(shù)據(jù)讀取通信

1.3.1 寄存器讀寫通信模式

BISS-C協(xié)議通過多個(gè)MA時(shí)鐘信號末尾掛載的CDM位組成控制幀，實(shí)現(xiàn)寄存器讀寫通信功能。在寄存器模式之前，CDM位至少發(fā)送14個(gè)“0”。然后CDM位發(fā)送“1”，開啟寄存器讀寫權(quán)限。緊隨其后， CDM位發(fā)送3位從地址接口ID、7位寄存器地址ADR和4位CRC校驗(yàn)碼。接下來R（READ）和W（WRITE）字節(jié)決定BISS通信幀是寫訪問（RW=“01”）還是讀訪問（RW=“10”）。如圖4所示，當(dāng)開始寫訪問時(shí)，RW位后跟著1位起始位S、8位數(shù)據(jù)字節(jié)、4位CRC位和一位終止位P（P=”0”）。如圖5所示，開始讀訪問時(shí)，緊隨RW位后為1位S和12個(gè)“0”bit及1位終止位P，而CDS通信幀反饋8位數(shù)據(jù)和4位CRC校驗(yàn)碼。

1.3.2 數(shù)據(jù)讀取通信

BISS-C協(xié)議規(guī)定， CDM位發(fā)送“0”開始讀取數(shù)據(jù)，CDS位作為CDM位的反向進(jìn)行校驗(yàn)，其余通信幀時(shí)序與點(diǎn)對點(diǎn)通信時(shí)序一致。

2 IC-NQC芯片通信接口電路設(shè)計(jì)

2.1 硬件平臺設(shè)計(jì)

本文基于精密擺動電機(jī)運(yùn)動控制系統(tǒng)位置數(shù)據(jù)采集模塊進(jìn)行實(shí)驗(yàn)。主控芯片采用XILINX公司研發(fā)的SPARTAN-6-25芯片，編譯環(huán)境為ISE14.7，硬件描述語言為VERILOG HDL語言。為增加位置數(shù)據(jù)采集精度，本實(shí)驗(yàn)采用IC-HAUS公司開發(fā)的正余弦編碼器細(xì)分器IC-NQC芯片對振鏡電機(jī)搭載的傳感器正余弦信號進(jìn)行細(xì)分。IC-NQC細(xì)分芯片可轉(zhuǎn)換正余弦信號輸出增量信號，也可輸出絕對值信號。本實(shí)驗(yàn)采用讀取絕對值信號功能，通信協(xié)議為BISS-C。

硬件電路如圖6所示。振鏡電機(jī)正余弦編碼器正弦差分信號SIN+、SIN-，余弦差分信號COS+、COS-分別連接在IC-NQC芯片正余弦信號管腳上。IC-NQC芯片SLO與MA管腳經(jīng)74LCX541MTC線路驅(qū)動器處理后傳給FPGA芯片，與FPGA 進(jìn)行數(shù)據(jù)交換。之后通過ISE14.7編譯器搭載的Chipscope數(shù)字示波器讀取電機(jī)角度數(shù)據(jù)和周期數(shù)據(jù)。

2.2 寄存器參數(shù)

IC-NQC是一個(gè)單芯片細(xì)分器，具有AD轉(zhuǎn)換功能。應(yīng)用計(jì)數(shù)矢量跟隨功能，可選擇分辨率和遲滯，且兼容SSI和BISS通信協(xié)議。前端增益可設(shè)置成階段式以適應(yīng)所有通用傳感器信號，通過BISS-C協(xié)議寄存器讀寫模式配置IC-NQC芯片寄存器值設(shè)置所需功能。

IC-NQC具有34個(gè)寄存器，啟動后芯片RAM內(nèi)容隨機(jī)。IC-NQC沒有默認(rèn)配置，錯(cuò)誤管腳NERR會輸出一個(gè)低電平，數(shù)據(jù)輸出SLO、增量信號AB和Z輸出一個(gè)高電平。為減小器件配置時(shí)間，最大的3uS短超時(shí)（TIMO=1，TOA=0）臨時(shí)有效。

通過I/O接口訪問IC-NQC時(shí)，芯片忽略TIMO、TOA、RPL和TMA寄存器值。IC-NQC芯片執(zhí)行長超時(shí)，通過CDM位評估BISS寄存器通信。在每個(gè)信號位（CDM位）通信周期，MA時(shí)鐘周期至少要持續(xù)4個(gè)時(shí)鐘脈沖，即在SLO管腳反饋CDS位后，MA時(shí)鐘信號線發(fā)送CDM信號觸發(fā)超時(shí)（TIMEOUT）。圖7為一個(gè)典型的寄存器配置最小周期。

寄存器配置步驟如下：①發(fā)送14個(gè)“CDM=0”bit，初始化IC-NQC芯片;②初始化后，SELSSI、RPL、TMA、TIMO寄存器位需要復(fù)位（“CDM=0”），SELSSI地址位ADR為0X02，RPL地址為0X03，TMA和TIMO地址為0X06;③依次從地址0X00到0X0C寫入寄存器參數(shù)。根據(jù)所需，本實(shí)驗(yàn)設(shè)置信號調(diào)理增益2.667倍（GAIN=0X00），二進(jìn)制分辨率為4 096（SELRES=0X04），通信協(xié)議選擇BISS-C（ENCDS=0X01），周期計(jì)數(shù)輸出為12位（M2S=0X02），其余未使用寄存器參數(shù)配置為“0”。

2.3 FPGA通信接口狀態(tài)機(jī)設(shè)計(jì)

IC-NQC芯片時(shí)序如圖8所示。

由圖9可以看出，空閑時(shí)，MA時(shí)鐘線和SLO信號線都置高。系統(tǒng)開始工作后，MA線發(fā)送時(shí)鐘脈沖，第2個(gè)上升沿時(shí)，SLO信號線響應(yīng)ACK位。隨后依次反饋START和CDS位。以此為標(biāo)志，之后的位數(shù)即是傳感器旋轉(zhuǎn)周期數(shù)據(jù)、角度數(shù)據(jù)、兩位ERROR和CRC校驗(yàn)碼。若為寄存器配置模式，則可忽略周期與角度數(shù)據(jù)，直接在CDS后MA發(fā)送CDM位。正常讀取數(shù)據(jù)時(shí)，依次檢測ERROR位和CRC校驗(yàn)碼。若正確保存數(shù)據(jù)后進(jìn)入超時(shí)，則準(zhǔn)備讀取下一次數(shù)據(jù)，若不正確則重新進(jìn)入空閑狀態(tài)。

根據(jù)BISS-C協(xié)議特點(diǎn)，將FPGA程序按需要進(jìn)行模塊化，包括IP核ROM（存儲寄存器參數(shù)）、時(shí)鐘模塊，寄存器配置和數(shù)據(jù)讀取模塊、CRC校驗(yàn)?zāi)K。

（1）時(shí)鐘模塊需要產(chǎn)生MA時(shí)鐘脈沖信號。本實(shí)驗(yàn)中，F(xiàn)PGA始終為20MHz，通過計(jì)數(shù)器產(chǎn)生通信中MA線需要10MHz時(shí)鐘。在完成一輪數(shù)據(jù)傳輸后，SLO信號線變成低電平，進(jìn)入TIMEOUT超時(shí)狀態(tài)。此時(shí)若為正常讀取模式，MA線上時(shí)鐘停止。MA線置高（CDM=0， CDM數(shù)值和MA時(shí)鐘脈沖數(shù)值反向）。若為寄存器配置模式，MA線依次取ROM核中存儲的寄存器數(shù)據(jù)。

（2）IC-NQC寄存器參數(shù)眾多，在配置寄存器前需要初始化，在寄存器參數(shù)配置時(shí)需要寫入736個(gè)CDM位，本實(shí)驗(yàn)采用XILINX公司自帶的ROM IP核實(shí)現(xiàn)數(shù)據(jù)存儲。首先創(chuàng)建一個(gè)后綴為coe的系統(tǒng)文件，輸入736個(gè)寄存器參數(shù)，隨后在寄存器配置模塊中調(diào)用ROM核即可。

（3）寄存器配置和數(shù)據(jù)讀取模塊由一個(gè)有限狀態(tài)機(jī)實(shí)現(xiàn)。一個(gè)BISS通信周期可以傳輸角度數(shù)據(jù)，也可以通過“CDM”位設(shè)置寄存器參數(shù)。因此，前736個(gè)通信周期作為寄存器配置，使用計(jì)數(shù)器記錄個(gè)數(shù)，主機(jī)忽略CDS位后的數(shù)據(jù)位。在CDS信號反饋后，MA線發(fā)送CDM數(shù)據(jù)直接進(jìn)入超時(shí)。寄存器設(shè)置完后進(jìn)入正常數(shù)據(jù)讀取模式接收數(shù)據(jù)，并調(diào)用CRC校驗(yàn)?zāi)K對數(shù)據(jù)進(jìn)行驗(yàn)證。有限狀態(tài)機(jī)結(jié)構(gòu)如圖9所示。

（4）為保證數(shù)據(jù)傳輸?shù)目煽啃裕珺ISS-C通信協(xié)議采用循環(huán)冗余校驗(yàn)（CRC）。CRC校驗(yàn)碼是數(shù)據(jù)通信領(lǐng)域常用的一種差錯(cuò)校驗(yàn)碼。數(shù)據(jù)讀取模塊接收12位周期數(shù)據(jù)、10位位置數(shù)據(jù)、2位檢測信號和6位CRC校驗(yàn)碼共30位數(shù)據(jù)，其多項(xiàng)式為[x6+x1+x0]。傳輸完成后，運(yùn)算CRC模塊與校驗(yàn)碼100101，如果30位數(shù)據(jù)與校驗(yàn)碼100101模二運(yùn)算余數(shù)為0，則校驗(yàn)通過，數(shù)據(jù)保存。若余數(shù)不是0，則重新進(jìn)行數(shù)據(jù)讀取。

3 實(shí)驗(yàn)測試結(jié)果

實(shí)際傳輸波形如圖10所示，上方通道是MA信號線波形，下方通道是SLO數(shù)據(jù)信號線波形。從圖中可以看出，信號傳輸波形和BISS-C通信波形是一致的。根據(jù)寄存器參數(shù)設(shè)置，SLO信號線反饋12位周期數(shù)據(jù)、12位角度數(shù)據(jù)、2位ERROR、6位CRC校驗(yàn)碼。由此可見，上位機(jī)可正確接收數(shù)據(jù)。MA一個(gè)時(shí)鐘脈沖周期為200ns，頻率為5mHz;一個(gè)數(shù)據(jù)交換周期為10[μs]，數(shù)據(jù)交換可達(dá)到100kHz。

精密擺動電機(jī)結(jié)構(gòu)特殊，電機(jī)轉(zhuǎn)動有兩個(gè)極限位置，其夾角為24°。將擺動電機(jī)轉(zhuǎn)子擺動到正極限位置，系統(tǒng)上電，角度讀數(shù)101000110000，周期讀數(shù)000000000000。隨后將電機(jī)轉(zhuǎn)動到負(fù)極限位置，角度讀數(shù)為010100111001，周期讀數(shù)為000010000011?？梢钥闯鲭姍C(jī)偏轉(zhuǎn)24°，電機(jī)內(nèi)部正余弦編碼器經(jīng)過131個(gè)正余弦周期，正余弦編碼器分辨率為2 048。IC-NQC細(xì)分器設(shè)置分辨率為4 096，角度數(shù)據(jù)測量分辨率達(dá)到[223]，讀取過程中數(shù)字無抖動，滿足精密電機(jī)精度和穩(wěn)定性要求。

4 結(jié)語

根據(jù)精密擺動電機(jī)運(yùn)動控制系統(tǒng)實(shí)時(shí)性和精度要求，本文采用正余弦傳感器編碼器作為測角元件，使用基于閉環(huán)動態(tài)跟蹤技術(shù)的正余弦編碼器細(xì)分器IC-NQC芯片細(xì)分編碼器正余弦信號。通過FPGA配置IC_NQC芯片寄存器及讀取擺動電機(jī)角度數(shù)據(jù)。本設(shè)計(jì)中，MA時(shí)鐘周期達(dá)到5mHz，數(shù)據(jù)交換周期達(dá)到100kHz ，采樣分辨率為[223]，采樣數(shù)據(jù)未發(fā)生跳變。

實(shí)驗(yàn)結(jié)果表明，針對傳統(tǒng)的增量式方波編碼器分辨率難以提高問題，正余弦編碼器可利用閉環(huán)跟蹤等細(xì)分技術(shù)提高伺服系統(tǒng)位置信號采樣分辨率。BISS-C通信協(xié)議不僅具有雙向、高速、同步傳輸特性，還具有線路時(shí)分復(fù)用優(yōu)點(diǎn)，寄存器配置和數(shù)據(jù)通信可在一個(gè)通信周期內(nèi)傳輸，體現(xiàn)出通信協(xié)議的穩(wěn)定性和便利性。本設(shè)計(jì)集成了正余弦信號細(xì)分技術(shù)和基于BISS-C通信協(xié)議的位置信號采集方案，可滿足精密電機(jī)高精度、高速和實(shí)時(shí)性要求，具實(shí)用價(jià)值。

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（責(zé)任編輯：杜能鋼）