朱亞峰 池斌 畢建華 金哲

摘要：集成電路設(shè)計(jì)隨著科技的快速發(fā)展變得更加復(fù)雜，這也就導(dǎo)致門級(jí)電路描述難以理解和管理缺點(diǎn)變得更加突出，因此，利用抽象方法對(duì)電路進(jìn)行設(shè)計(jì)成為了必要。下面，針對(duì)數(shù)字集成電路設(shè)計(jì)方法進(jìn)行全面分析，對(duì)下一步電路系統(tǒng)分析研究工作提供必要的技術(shù)支撐。

關(guān)鍵詞：數(shù)字集成電路;數(shù)字系統(tǒng);設(shè)計(jì)方案;同步設(shè)計(jì)

中圖分類號(hào)：TN431 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1007-9416（2020）09-0099-02

科技的飛速發(fā)展數(shù)字電路設(shè)計(jì)取得了的顯著進(jìn)步，數(shù)字集成電路的復(fù)雜化，使整個(gè)設(shè)計(jì)的變得更加復(fù)雜，此時(shí)，采取自動(dòng)化方式完成相應(yīng)的設(shè)計(jì)是必要的。從目前數(shù)字集成電路的整體設(shè)計(jì)情況來(lái)看，常用的設(shè)計(jì)方法有同步和異步兩種。

1 同步與異步設(shè)計(jì)

同步與異步設(shè)計(jì)是現(xiàn)代數(shù)字集成電路設(shè)計(jì)中常用的兩種設(shè)計(jì)方案，而從現(xiàn)段的市場(chǎng)中的多數(shù)產(chǎn)品情況來(lái)看，多數(shù)產(chǎn)品在實(shí)際設(shè)計(jì)期間采用的都為同步設(shè)計(jì)方案，對(duì)這一原因進(jìn)行分析可以發(fā)現(xiàn)，采取同步設(shè)計(jì)時(shí)，主要元器件為觸發(fā)器，而其經(jīng)過(guò)一段時(shí)間的發(fā)展，其已經(jīng)十分成熟，因此，應(yīng)用起來(lái)更加方便合理[1]。但是，需要相關(guān)研究人員注意的是，隨著人們需求的改變，異步設(shè)計(jì)經(jīng)過(guò)一段時(shí)間的發(fā)展，其也變得更加成熟，其逐漸進(jìn)入到了人們的視野中，在數(shù)字集成電路設(shè)計(jì)期間，要依據(jù)具體情況，采取一種合理方法進(jìn)行設(shè)計(jì)，確保最終設(shè)計(jì)的數(shù)字集成電路性能可以滿足應(yīng)用需求[2]。

2 設(shè)計(jì)數(shù)字集成電路流程

數(shù)字集成電路經(jīng)過(guò)一段時(shí)間發(fā)展，其形成了一套相對(duì)完整體系，主要包括的內(nèi)容體現(xiàn)在以下幾個(gè)方面：（1）系統(tǒng)架構(gòu)。這是設(shè)計(jì)的基礎(chǔ)內(nèi)容，并且也是實(shí)際設(shè)計(jì)期間的一項(xiàng)重要內(nèi)容，只有一個(gè)良好的系統(tǒng)架構(gòu)，才能確保設(shè)計(jì)的合理性和方便性，在系統(tǒng)架構(gòu)設(shè)計(jì)時(shí)，要?jiǎng)澐帜K，而且也要定義接口。（2）RTL（寄存器轉(zhuǎn)換級(jí)電路）。RTL設(shè)計(jì)是數(shù)字集成電路設(shè)計(jì)的中的核心，在該階段，要通過(guò)語(yǔ)言完成對(duì)電路情況的合理描述[3]。（3）綜合優(yōu)化。通過(guò)綜合優(yōu)化方式，將RTL合理的轉(zhuǎn)變?yōu)榕c之相對(duì)應(yīng)的應(yīng)硬件電路，該環(huán)節(jié)通常都要與工藝產(chǎn)商進(jìn)行合作，最終構(gòu)建出一個(gè)的能夠滿足應(yīng)用規(guī)定電路。（4）布局布線。與模擬電路相比數(shù)字電路的布局布線更加簡(jiǎn)單，這主要是因?yàn)樵S多芯片生成后，芯片的生成廠家都會(huì)對(duì)給出相應(yīng)的基準(zhǔn)單元庫(kù)，再對(duì)EDA軟件進(jìn)行應(yīng)用，然后通過(guò)自動(dòng)方式，完成對(duì)布局布線。（5）設(shè)計(jì)版圖。該環(huán)節(jié)就是完成布局線設(shè)計(jì)后，全面結(jié)合基準(zhǔn)單元形成的版圖，經(jīng)過(guò)相應(yīng)的驗(yàn)證后，將設(shè)計(jì)版圖交給工廠，由工廠完成對(duì)芯片的制造。

3 數(shù)字集成電路設(shè)計(jì)

從目前數(shù)字集成電路設(shè)計(jì)的情況來(lái)看，同步設(shè)計(jì)得到了人們的青睞，因此，下面針對(duì)同步設(shè)計(jì)方法進(jìn)行分析。

3.1 同步電路應(yīng)用優(yōu)勢(shì)

同步電路在實(shí)際應(yīng)用期間的優(yōu)勢(shì)主要體現(xiàn)在以下幾個(gè)方面：（1）同步電路在實(shí)際應(yīng)用過(guò)程中可以確保每個(gè)存儲(chǔ)單元都能夠保持相同的初始狀態(tài)，而且只會(huì)在時(shí)鐘沿來(lái)臨之時(shí)，才會(huì)使存儲(chǔ)單元在應(yīng)用期間的狀態(tài)發(fā)生改變，這也就使電路在運(yùn)行過(guò)程中安全性和穩(wěn)定性，從而避免由于溫度的等原因?qū)﹄娐返男阅茉斐刹涣加绊?，?dǎo)致其作用無(wú)法得到合理發(fā)揮[4]。（2）同步電路在運(yùn)行期間，容易實(shí)現(xiàn)流水線，這對(duì)于提升芯片效率來(lái)說(shuō)意義重大。

3.2 數(shù)字集成電路中觸發(fā)器

同步電路有許多不同元件共同構(gòu)成，觸發(fā)器是數(shù)字集成電路中的一項(xiàng)基礎(chǔ)單元。這對(duì)數(shù)字集成電路中的觸發(fā)器來(lái)說(shuō)，其中一項(xiàng)最關(guān)鍵的特點(diǎn)就是只有時(shí)鐘沿來(lái)臨時(shí)，電路中的觸發(fā)器的狀態(tài)才會(huì)發(fā)生轉(zhuǎn)變，進(jìn)而完成對(duì)數(shù)據(jù)端各項(xiàng)數(shù)據(jù)內(nèi)容的存儲(chǔ)。若始終未達(dá)到，此時(shí)，觸發(fā)器在運(yùn)行期間并不會(huì)發(fā)生相應(yīng)的動(dòng)作，這也是同步電路在具體運(yùn)行期間能夠保持穩(wěn)定，避免同步電路受其他因素影響，導(dǎo)致同步電路出現(xiàn)異?，F(xiàn)象。針對(duì)采用的觸發(fā)器的具體構(gòu)成，搭建可以利用MOS管實(shí)現(xiàn)，同時(shí)，也可以通過(guò)對(duì)簡(jiǎn)單的邏輯器件進(jìn)行應(yīng)用，構(gòu)建邏輯器件。

3.3 RTL級(jí)描述

3.3.1 可綜合

modelsim是現(xiàn)階段設(shè)計(jì)人員常用的一種編譯仿真工具，該軟件不僅應(yīng)用簡(jiǎn)單，而且其功能也十分強(qiáng)大。而且該軟件針對(duì)Verilog HDL具有很強(qiáng)的容錯(cuò)能力，而且無(wú)法區(qū)分RTL級(jí)描述和行為級(jí)描述，這體現(xiàn)了該軟件在應(yīng)用過(guò)程中的強(qiáng)度，這并非設(shè)計(jì)人員期望的。因此，在TRL級(jí)描述時(shí)，作為設(shè)計(jì)人員對(duì)可以被綜合的各項(xiàng)指令進(jìn)行明確，以及不同指令能夠被綜合成何種類型的電路[5]。例如，系統(tǒng)中一些指令是無(wú)法被綜合的，而initial初始化指令也是無(wú)法被的綜合的，在設(shè)計(jì)同步電路器件，要避免采用鎖存器等，同時(shí)，在具體設(shè)計(jì)期間，設(shè)計(jì)人員要注重RTL級(jí)描述，各項(xiàng)描述都必須嚴(yán)格依據(jù)規(guī)范進(jìn)行。

3.3.2 功能必須完備

仿真驗(yàn)證RTL代碼時(shí)，可能會(huì)因?yàn)闇y(cè)試向量不完善，從而導(dǎo)致其功能存在缺失，而從實(shí)際情況來(lái)看，這種設(shè)計(jì)缺陷難以被發(fā)現(xiàn)。雖然從以往的設(shè)計(jì)經(jīng)驗(yàn)來(lái)看，測(cè)試向量無(wú)法完備，但是，可以采取合理措施避免出現(xiàn)類似問(wèn)題，具體措施如下：（1）規(guī)劃系統(tǒng)期間，要采取科學(xué)方式對(duì)模塊進(jìn)行劃分，對(duì)于模塊的劃分要盡量依據(jù)功能進(jìn)行，而且要對(duì)每個(gè)子系統(tǒng)功能進(jìn)行詳細(xì)規(guī)劃，而在開展RTL級(jí)描述時(shí)，必須嚴(yán)格依據(jù)相應(yīng)規(guī)定，完成相應(yīng)設(shè)計(jì)。（2）測(cè)量向量無(wú)法完備，在實(shí)際設(shè)計(jì)期間，要對(duì)可能出現(xiàn)的各種情況進(jìn)行驗(yàn)證，主要驗(yàn)證各種錯(cuò)誤情況和正確情況，對(duì)是否會(huì)生成預(yù)期結(jié)果進(jìn)行精準(zhǔn)判斷，雖然采取用這種方式不能實(shí)現(xiàn)100%覆蓋，但是，增加測(cè)試量，也可以增加發(fā)現(xiàn)各項(xiàng)漏洞的幾率。（3）合理應(yīng)用成熟組件，通過(guò)配合方式完成相應(yīng)的驗(yàn)證。例如，在進(jìn)行2C slave設(shè)計(jì)時(shí)，RTL描述后，將其載入到FPGA中，然后與ARM等各種不同類型的硬件中的I2Cmaster級(jí)聯(lián)，經(jīng)過(guò)這一方式處理，可以發(fā)現(xiàn)設(shè)計(jì)中存在的各項(xiàng)漏洞，提高設(shè)計(jì)的合理性。

3.4 合理應(yīng)用Design Compiler（DC）和SOC Encounter（SE）

合理應(yīng)用DC進(jìn)行綜合優(yōu)化，這是數(shù)字集成電路設(shè)計(jì)前端，在設(shè)計(jì)時(shí)，要盡量?jī)?yōu)化，但是，從實(shí)際情況來(lái)看，避免不了會(huì)出現(xiàn)一些違例路徑，針對(duì)這一現(xiàn)象，要利用人工的方式返回RTL級(jí)，適當(dāng)修改后，再綜合，多次循環(huán)完成優(yōu)化。

采用SE進(jìn)行布局布線，同步數(shù)字集成線路設(shè)計(jì)后端包括布局布線、驗(yàn)證時(shí)序等多個(gè)環(huán)節(jié)。同時(shí)，數(shù)字集成電路布局與模擬電路相比，前者更簡(jiǎn)單，特別是合理應(yīng)用一些軟件后，能夠大幅度降低作業(yè)人員壓力，進(jìn)而提高作業(yè)效率，節(jié)省作業(yè)時(shí)間。

4 結(jié)語(yǔ)

數(shù)字集成電路設(shè)計(jì)是一項(xiàng)復(fù)雜作業(yè)，對(duì)于技術(shù)對(duì)要求很高，實(shí)際設(shè)計(jì)過(guò)程中要不斷對(duì)設(shè)計(jì)方法進(jìn)行研究，進(jìn)而確保最終設(shè)計(jì)的合理性。

參考文獻(xiàn)

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