于忠吉，張興穩(wěn)，孫 彪

(中國船舶重工集團(tuán)公司第七二三研究所，江蘇 揚(yáng)州 225101)

0 引 言

頻率合成器是無線電系統(tǒng)中的核心部件，被廣泛應(yīng)用于通信、雷達(dá)、電子對抗等領(lǐng)域，直接影響著整機(jī)的性能。隨著無線系統(tǒng)的要求逐漸嚴(yán)格以及電子、工藝等行業(yè)的發(fā)展，原先頻率合成器在指標(biāo)上已逐漸不滿足應(yīng)用需求，尤其是當(dāng)多個無線系統(tǒng)同時工作時，存在著嚴(yán)重的電磁干擾現(xiàn)象，即一個無線系統(tǒng)的輸出雜散會影響到另一個無線系統(tǒng)的接收指標(biāo)。因此具備超低雜散性能的細(xì)步進(jìn)、寬帶捷變頻頻率合成器已經(jīng)逐漸成為一個研究熱點(diǎn)。

本文根據(jù)需求，提出了一種基于混合頻率合成的設(shè)計方案，對其進(jìn)行了理論分析與ADS建模仿真，并采用該方案完成了一款K波段頻率合成器的設(shè)計與制作。該頻合器具有雜散低、帶寬廣、跳頻快等優(yōu)點(diǎn)，其主要指標(biāo)如下：

(1) 雜散小于等于-75 dBc；

(2) 切換時間小于150 ns；

(3) 功率大于15 dBm；

(4) 帶寬4 GHz；

(5) 20 GHz處的相位噪聲優(yōu)于-100 dBc/Hz@1 kHz。

1 頻率合成器原理方案

1.1 方案設(shè)計

頻率合成技術(shù)可以分為以下4種[1-2]：直接模擬合成(DAS)、模擬鎖相式合成、直接數(shù)字合成(DDS)[3]與混合頻率合成技術(shù)。直接模擬頻率合成技術(shù)的主要優(yōu)點(diǎn)是頻率切換快、相噪低，但其成本高且體積大；鎖相環(huán)頻率合成技術(shù)具有成本低、切換頻率方便等優(yōu)點(diǎn)，缺點(diǎn)是切換時間比較長；直接數(shù)字合成技術(shù)的優(yōu)勢是分辨率高、頻率切換速度快，缺點(diǎn)是輸出頻率低、相噪高。結(jié)合以上幾種合成方案的優(yōu)缺點(diǎn)以及指標(biāo)要求，本文提出了一種基于DDS+DAS的混合頻率合成方案，如圖1所示。

圖1 毫米波頻率源設(shè)計原理圖

該方案中的射頻電路主要分為5個部分：DDS、一次本振組、一次混頻及濾波放大、二次本振組、二次混頻及濾波放大。DDS輸出100 MHz(200～300 MHz)帶寬低雜散中頻信號，經(jīng)過第1次混頻后輸出1 GHz帶寬低雜散射頻信號，濾波放大后再次上混頻至K波段，同時帶寬擴(kuò)展為4 GHz。該頻合器的設(shè)計難度在于同時滿足百ns級寬帶捷變頻要求與-75 dBc的超低雜散要求。

1.2 關(guān)鍵技術(shù)分析

1.2.1 超低雜散DDS技術(shù)

一般情況下，DDS 由相位累加器、相幅轉(zhuǎn)換器、數(shù)模轉(zhuǎn)換器和低通濾波器組成。相較于傳統(tǒng)的直接頻率合成與間接頻率合成[4-5]，DDS采用了數(shù)字結(jié)構(gòu)，具有以下特點(diǎn)：

(1) 頻率分辨率極高，DDS的輸出頻率如下式所示：

(1)

式中：WFT為頻率調(diào)諧字(FTW)，是介于0 和(2N-1) 之間的整數(shù)；N為相位累加器位數(shù)。

當(dāng)K=1時，輸出頻率即為DDS的最小步進(jìn)，一般小于1 Hz。

(2) 相對帶寬較寬，工程上DDS的輸出頻率范圍一般為DC～40%×fclk。

(3) 頻率切換時間短，一般在100 ns左右。

以上特點(diǎn)決定了它是寬帶細(xì)步進(jìn)捷變頻頻合器中的重要組成部分，但同時其數(shù)字結(jié)構(gòu)帶來的雜散問題也制約著輸出雜散性能。DDS雜散的主要來源有：

(1) 相位截斷誤差：指由于查表時N位的相位累加器低B位被忽略，導(dǎo)致相位值產(chǎn)生的誤差。主信號Sc與相位截斷產(chǎn)生的最大雜散Sspur比值范圍可表示為：

(2)

從上式可以看出，有效尋址位數(shù)每增加1位，雜散性能約提高 6 dB。

(2) 幅度量化誤差值：實(shí)際只讀存儲器(ROM)的正弦波幅度量輸入到數(shù)模轉(zhuǎn)換器(DAC)進(jìn)行波形重建時，與理想幅度值之間的誤差叫做幅度量化誤差，可用輸出信號量化噪聲比(SQR)來衡量：

RSQ=1.76+6.02B+10 lg(fclk/f0)

(3)

式中：B為幅度量化位數(shù)。

由式(3)可知，通過增加幅度量化位數(shù)與參考頻率fclk可以減小幅度量化誤差。

(3) D/A轉(zhuǎn)換非理想性誤差：實(shí)際的DAC存在不同程度的非線性，導(dǎo)致輸出的信號中出現(xiàn)諧波雜散叫做D/A轉(zhuǎn)換非理想性誤差。

本文選取了ADI公司的AD9914芯片。該芯片是一款帶12位DAC的直接數(shù)字頻率合成器，具有16位相位調(diào)諧分辨率，12位幅度調(diào)整，寬帶無雜散噪聲動態(tài)范圍(SFDR)<-50 dBc等特點(diǎn)，其本身D/A轉(zhuǎn)換非理想性誤差較小，且DAC位數(shù)高，引起的幅度量化誤差也相對較小，具有業(yè)界領(lǐng)先的雜散抑制性能。經(jīng)過DDS評估板實(shí)測結(jié)果確認(rèn)，在輸入?yún)⒖碱l率3.4 GHz、輸出200～300 MHz中頻信號時，其近端雜散小于-76 dBc，滿足本文使用要求。

1.2.2 低雜散頻段擴(kuò)展技術(shù)

因為受限于DDS輸出絕對帶寬窄，所以需要進(jìn)行帶寬擴(kuò)展以實(shí)現(xiàn)寬帶性能指標(biāo)。常用的帶寬擴(kuò)展方案有2種：

(1) 倍頻擴(kuò)展方案，如圖2所示。直接對DDS輸出頻率倍頻，電路結(jié)構(gòu)簡單，但是會引起雜散與相位噪聲的惡化，步進(jìn)也會變寬。

圖2 倍頻擴(kuò)展方案

理想倍頻器的輸出相噪可表示為：

Lout=Lref+20lgN

(4)

式中：Lout為輸出信號相位噪聲；Lref為輸入?yún)⒖夹盘栂辔辉肼?；N為倍頻系數(shù)。

即倍頻后信號相位噪聲惡化20lgN(dB)，雜散惡化程度與此一致。

(2) 混頻擴(kuò)展方案，如本方案圖1所示。不同的本振頻段可以混出不同的射頻頻段，以達(dá)到帶寬擴(kuò)展的目的，同時產(chǎn)生的高階交調(diào)與本振泄露可通過后級開關(guān)濾波器組濾除，即通過合理配置本振點(diǎn)及濾波器，頻段擴(kuò)展后的射頻信號雜散不會惡化，步進(jìn)也不會變化。此外，對于理想混頻器，其輸出信號相位噪聲為2個不相關(guān)的輸入信號相噪相加：

L(f)=10lg(Sφ1(f)+Sφ2(f))

(5)

本方案中的雜散指標(biāo)要求極高，采用直接倍頻，或者混頻加倍頻的方案都會引起雜散惡化，無法達(dá)到指標(biāo)。在本方案中，對于DDS輸出信號，第1次變頻時選取5個本振點(diǎn)，濾出上下變頻信號，實(shí)現(xiàn)10倍帶寬擴(kuò)展，達(dá)到1 GHz。在二次變頻時，選取4個本振點(diǎn)，將帶寬擴(kuò)展至4 GHz，同時信號上變頻至K波段。

1.2.3 快速頻率切換技術(shù)

影響整機(jī)頻率切換的時間主要為：DDS延時、開關(guān)濾波器組延時與本振頻點(diǎn)切換延時。

開關(guān)濾波器組的原理圖如圖3所示，包括開關(guān)延時與濾波器延時。開關(guān)延時與DDS延時并行，僅濾波器延時會疊加在總延時中。所選取的帶通濾波器延時在10 ns以內(nèi)。

圖3 開關(guān)濾波器組原理框圖

同時，為達(dá)到100 ns以內(nèi)的本振頻點(diǎn)切換時間，本振子模塊采用射頻開關(guān)切換多個點(diǎn)頻鎖相環(huán)(PLL)電路的方案實(shí)現(xiàn)，其電路原理圖與圖3類似。該電路的時延僅受限于射頻開關(guān)，可以控制在50 ns以內(nèi)。

綜上，該頻合器切換時間可參照圖4計算：現(xiàn)場可編程門陣列(FPGA)延時約10 ns，DDS延時約130 ns，開關(guān)濾波器組中的濾波器延時小于10 ns，最大延時可控制在150 ns以內(nèi)。

圖4 頻率切換時間圖

2 仿真驗證

2.1 PLL電路仿真與計算

本振子模塊由多個點(diǎn)頻PLL組成，PLL的相噪與雜散嚴(yán)重影響著最終的輸出相噪和雜散。對于鎖相環(huán)輸出信號，在環(huán)路帶寬以內(nèi)的相位噪聲可采用以下公式近似計算：

L(f)≈L(1 Hz)+10lgFp+20lgN

(6)

式中：L(1 Hz)為鑒相器的基底噪聲；Fp為鎖相環(huán)鑒相頻率；N為倍頻系數(shù)。

由上式可知，為減小二次本振的相位噪聲，可以通過提高鑒相頻率，減小倍頻系數(shù)的方法來實(shí)現(xiàn)。使用ADIsimPLL對低頻PLL電路仿真，鑒相芯片為HMC704Lp4，鑒相頻率為100 MHz，環(huán)路帶寬1 MHz，輸出頻率2.7 GHz。仿真結(jié)果如圖5與圖6所示。

圖5 PLL電路相位噪聲仿真結(jié)果

圖6 PLL電路雜散仿真結(jié)果

從圖中可以看出，2.7 GHz的相位噪聲小于-110 dBc/Hz@1 kHz，雜散小于-100 dBc。而DDS在3.4 GHz參考頻率下，200～300 MHz輸出頻點(diǎn)的相噪小于-130 dBc/Hz@1 kHz，根據(jù)公式(5)可得，一次混頻輸出相噪近似為一次本振相噪-110 dBc/Hz@1 kHz。二次本振的鑒相器選用HMC698LP5，提高鑒相頻率，仿真得到環(huán)路帶寬內(nèi)相噪約-107 dBc/Hz@1 kHz，最終K波段信號相噪約為-106 dBc/Hz@1 kHz。

2.2 開關(guān)濾波器組仿真結(jié)果

本方案通過二次混頻的方法來擴(kuò)展射頻帶寬，其輸出雜散、鏡像信號、本振泄露等與輸出頻段存在重疊，嚴(yán)重影響輸出信號的雜散指標(biāo)，需采用開關(guān)濾波器組對信號分段濾波[6-7]。

圖7所示為低頻開關(guān)濾波器組ADS仿真電路模型，圖8是經(jīng)過開關(guān)濾波器組前后信號頻譜的對比圖。圖8中2.2～2.3 GHz為其中一個通道的主信號，2.5 GHz為本振泄露，2.7～2.8 GHz為鏡像頻段，其余為混頻交調(diào)雜散。濾波前本振泄露約為-15 dBc，交調(diào)雜散約-50 dBc，經(jīng)濾波后，所有雜散信號均降低至-80 dBc以下。高頻開關(guān)濾波器組電路與此類似。

圖7 低頻開關(guān)濾波器組仿真電路圖

圖8 開關(guān)濾波器組輸入輸出信號對比

2.3 電路聯(lián)合仿真

在ADS中將兩級開關(guān)濾波器組與兩級本振電路封裝成模塊后進(jìn)行仿真，電路圖如圖9所示。

圖9 頻合器ADS仿真模型

圖10為19.9～20 GHz頻段雜散仿真結(jié)果，輸出最大雜散為兩次混頻的本振泄露信號，最差約-85 dBc。圖11為20 GHz載波相位噪聲仿真結(jié)果，約-106 dBc/Hz@1 kHz，仿真結(jié)果與理論分析相符，滿足使用要求。

圖10 部分頻段輸出雜散

圖11 20 GHz載波相位噪聲

3 測試結(jié)果

根據(jù)上述分析與仿真模型設(shè)計電路，制作出一款頻合器。該組件的三維模型圖如圖12所示，其尺寸為200 mm×220 mm×20 mm。

圖12 頻合器三維模型

圖13所示為功率與雜散測試結(jié)果：輸出功率范圍為15±2 dBm，扣除線損后，所有頻點(diǎn)功率均>15 dBm；所有雜散≤-75 dBc，其中5%頻點(diǎn)接近-75 dBc。雜散的指標(biāo)比仿真結(jié)果略差，其原因是：(1)通道間隔離度與開關(guān)隔離度不夠理想，導(dǎo)致濾波器實(shí)際性能與理論相比略差；(2)濾波器帶內(nèi)不平坦，導(dǎo)致部分頻點(diǎn)主信號功率較低，雜散相對值變大。從圖13中可以明顯看出，功率較低點(diǎn)與雜散較差頻點(diǎn)相吻合。

圖13 雜散與功率實(shí)測結(jié)果

圖14所示為20 GHz載波處相位噪聲，其輸出曲線與仿真接近，約-104 dBc/Hz@1 kHz。

圖14 相位噪聲實(shí)測結(jié)果

圖15所示為頻率切換時間測試圖，從邏輯電平同步信號上升沿50%到輸出檢波信號上升沿50%處的時延約150 ns，扣除檢波時間延時后，滿足指標(biāo)要求。

圖15 頻率切換時間實(shí)測結(jié)果

4 結(jié)束語

本文提出了一種K波段超低雜散捷變頻頻合器的設(shè)計方案，該方案通過2次上變頻，將DDS輸出的低雜散中頻信號上變頻至K波段，同時總帶寬擴(kuò)展為4 GHz。在組件設(shè)計過程中，利用ADIsimPLL軟件仿真了本振電路的雜散與相噪，并使用ADS軟件仿真了整級射頻鏈路的功率、雜散、相位噪聲情況。實(shí)測結(jié)果與仿真結(jié)果相近，滿足對應(yīng)設(shè)備的使用要求。

與其他同類寬帶捷變頻頻合器相比，本文在雜散控制方面具有優(yōu)勢，達(dá)到-75 dBc，帶寬為4 GHz，頻率切換時間小于150 ns。此類基于DDS+DAS技術(shù)的頻合器，既能作為寬帶快速本振應(yīng)用于無線系統(tǒng)中，也能實(shí)現(xiàn)各種數(shù)字化的調(diào)制方式，其在雷達(dá)、對抗、通信等領(lǐng)域得到了廣泛應(yīng)用。